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2017嵌入式系統(tǒng)開發(fā)工程師考試重要知識點(diǎn)
與個人計(jì)算機(jī)這樣的通用計(jì)算機(jī)系統(tǒng)不同，嵌入式系統(tǒng)通常執(zhí)行的是帶有特定要求的預(yù)先定義的任務(wù)。YJBYS小編下面為你整理了2017嵌入式系統(tǒng)開發(fā)工程師考試重要知識點(diǎn)，希望對你有所幫助。
1、嵌入式微處理器體系結(jié)構(gòu)
(1)馮諾依曼結(jié)構(gòu)：程序和數(shù)據(jù)共用一個存儲空間，程序指令存儲地址和數(shù)據(jù)存儲地址指向同一個存儲器的不同物理位置，采用單一的地址及數(shù)據(jù)總線，程序和數(shù)據(jù)的寬度相同。例如：8086、ARM7、MIPS…
(2)哈佛結(jié)構(gòu)：程序和數(shù)據(jù)是兩個相互獨(dú)立的存儲器，每個存儲器獨(dú)立編址、獨(dú)立訪問，是一種將程序存儲和數(shù)據(jù)存儲分開的存儲器結(jié)構(gòu)。例如：AVR、ARM9、ARM10…
(3)CISC與RISC的特點(diǎn)比較(參照教程22頁)。計(jì)算機(jī)執(zhí)行程序所需要的時間P可以用下面公式計(jì)算：P=I×CPI×T
I：高級語言程序編譯后在機(jī)器上運(yùn)行的指令數(shù)。
CPI：為執(zhí)行每條指令所需要的平均周期數(shù)。
T：每個機(jī)器周期的時間。
(4)流水線的思想：在CPU中把一條指令的串行執(zhí)行過程變?yōu)槿舾芍噶畹淖舆^程在CPU中重疊執(zhí)行。
(5)流水線的指標(biāo)：
吞吐率：單位時間里流水線處理機(jī)流出的結(jié)果數(shù)。如果流水線的子過程所用時間不一樣長，則吞吐率應(yīng)為最長子過程的倒數(shù)。
建立時間：流水線開始工作到達(dá)最大吞吐率的時間。若m個子過程所用時間一樣，均為t，則建立時間T=mt。
(6)信息存儲的字節(jié)順序A、存儲器單位：字節(jié)(8位)
B、字長決定了微處理器的尋址能力，即虛擬地址空間的大小。
C、32位微處理器的虛擬地址空間位232，即4GB。
D、小端字節(jié)順序：低字節(jié)在內(nèi)存低地址處，高字節(jié)在內(nèi)存高地址處。
E、大端字節(jié)順序：高字節(jié)在內(nèi)存低地址處，低字節(jié)在內(nèi)存高地址處。F、網(wǎng)絡(luò)設(shè)備的存儲順序問題取決于OSI模型底層中的數(shù)據(jù)鏈路層。
2、實(shí)時系統(tǒng)的調(diào)度
(1)調(diào)度：給定一組實(shí)時任務(wù)和系統(tǒng)資源，確定每個任務(wù)何時何地執(zhí)行的整個過程。
(2)搶占式調(diào)度：通常是優(yōu)先級驅(qū)動的調(diào)度，如uCOS。優(yōu)點(diǎn)是實(shí)時性好、反應(yīng)快，調(diào)度算法相對簡單，可以保證高優(yōu)先級任務(wù)的時間約束;缺點(diǎn)是上下文切換多。
(3)非搶占式調(diào)度：通常是按時間片分配的調(diào)度，不允許任務(wù)在執(zhí)行期間被中斷，任務(wù)一旦占用處理器就必須執(zhí)行完畢或自愿放棄，如WinCE。優(yōu)點(diǎn)是上下文切換少;缺點(diǎn)是處理器有效資源利用率低，可調(diào)度性不好。
(4)靜態(tài)表驅(qū)動策略：系統(tǒng)在運(yùn)行前根據(jù)各任務(wù)的時間約束及關(guān)聯(lián)關(guān)系，采用某種搜索策略生成一張運(yùn)行時刻表，指明各任務(wù)的起始運(yùn)行時刻及運(yùn)行時間。
(5)優(yōu)先級驅(qū)動策略：按照任務(wù)優(yōu)先級的高低確定任務(wù)的執(zhí)行順序。
(6)實(shí)時任務(wù)分類：周期任務(wù)、偶發(fā)任務(wù)、非周期任務(wù)。
(7)實(shí)時系統(tǒng)的通用結(jié)構(gòu)模型：數(shù)據(jù)采集任務(wù)實(shí)現(xiàn)傳感器數(shù)據(jù)的采集，數(shù)據(jù)處理任務(wù)處理采集的數(shù)據(jù)、并將加工后的數(shù)據(jù)送到執(zhí)行機(jī)構(gòu)管理任務(wù)控制機(jī)構(gòu)執(zhí)行。
3、邏輯電路基礎(chǔ)
(1)根據(jù)電路是否具有存儲功能，將邏輯電路劃分為：組合邏輯電路和時序邏輯電路。
(2)組合邏輯電路：電路在任一時刻的輸出，僅取決于該時刻的輸入信號，而與輸入信號作用前電路的狀態(tài)無關(guān)。常用的邏輯電路有譯碼器和多路選擇器等。
(3)時序邏輯電路：電路任一時刻的輸出不僅與該時刻的輸入有關(guān)，而且還與該時刻電路的狀態(tài)有關(guān)。因此，時序電路中必須包含記憶元件。觸發(fā)器是構(gòu)成時序邏輯電路的基礎(chǔ)。常用的時序邏輯電路有寄存器和計(jì)數(shù)器等。
(4)真值表、布爾代數(shù)、摩根定律、門電路的概念。
(5)NOR(或非)和NAND(與非)的門電路稱為全能門電路，可以實(shí)現(xiàn)任何一種邏輯函數(shù)。
(6)譯碼器：多輸入多輸出的組合邏輯網(wǎng)絡(luò)。
每輸入一個n位的二進(jìn)制代碼，在m個輸出端中最多有一個有效。當(dāng)m=2n是，為全譯碼;當(dāng)m<2n時，為部分譯碼。
(7)由于集成電路的高電平輸出電流小，而低電平輸出電流相對比較大，采用集成門電路直接驅(qū)動LED時，較多采用低電平驅(qū)動方式。液晶七段字符顯示器LCD利用液晶有外加電場和無外加電場時不同的光學(xué)特性來顯示字符。
(8)時鐘信號是時序邏輯的基礎(chǔ)，它用于決定邏輯單元中的狀態(tài)合適更新。同步是時鐘控制系統(tǒng)中的主要制約條件。
(9)在選用觸發(fā)器的時候，觸發(fā)方式是必須考慮的因素。觸發(fā)方式有兩種：電平觸發(fā)方式：具有結(jié)構(gòu)簡單的有點(diǎn)，常用來組成暫存器。
邊沿觸發(fā)方式：具有很強(qiáng)的抗數(shù)據(jù)端干擾能力，常用來組成寄存器、計(jì)數(shù)器等。
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