EDA考試復(fù)習(xí)試題及答案
EDA考試即將開啟序幕，不知道做為考生的你準(zhǔn)備好了嗎?在此小編收集了一些復(fù)習(xí)題，供大家參考練習(xí)之用。
一、選擇題：(20分)
1.下列是EDA技術(shù)應(yīng)用時(shí)涉及的步驟：
A. 原理圖/HDL文本輸入; B. 適配; C. 時(shí)序仿真; D. 編程下載; E. 硬件測(cè)試; F. 綜合
請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程：
A → ___F___ → ___B__ → ____C___ → D → ___E____
2.PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項(xiàng)結(jié)構(gòu)：
請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：
FPGA 基于 ____A_____
CPLD 基于 ____B_____
3.在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。
對(duì)于A. FPGA B. CPLD 兩類器件：
一位熱碼 狀態(tài)機(jī)編碼方式 適合于 ____A____ 器件;
順序編碼 狀態(tài)機(jī)編碼方式 適合于 ____B____ 器件;
4.下列優(yōu)化方法中那兩種是速度優(yōu)化方法：____B__、__D__
A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化
單項(xiàng)選擇題：
5.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程;在下面對(duì)綜合的描述中，___D___是錯(cuò)誤的。
A. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件;
B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束;
C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的'。
D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān);
6.嵌套的IF語句，其綜合結(jié)果可實(shí)現(xiàn)___D___。
A. 條件相與的邏輯
B. 條件相或的邏輯
C. 條件相異或的邏輯
D. 三態(tài)控制電路
7.在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。D
A. idata <= “00001111”;
B. idata <= b”0000_1111”;
C. idata <= X”AB”;
D. idata <= B”21”;
8.在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是__D___。
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
9.請(qǐng)指出Altera Cyclone系列中的EP1C6Q240C8這個(gè)器件是屬于__C___
A. ROM B. CPLD C. FPGA D.GAL
二、EDA名詞解釋，(10分)
寫出下列縮寫的中文(或者英文)含義：
1.ASIC 專用集成電路
2.FPGA 現(xiàn)場(chǎng)可編程門陣列
3.CPLD 復(fù)雜可編程邏輯器件
4.EDA 電子設(shè)計(jì)自動(dòng)化
5.IP 知識(shí)產(chǎn)權(quán)核
6.SOC 單芯片系統(tǒng)
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