IC設(shè)計(jì)軟件有哪些
IC設(shè)計(jì)工具很多，其中按市場(chǎng)所占份額排行為Cadence、Mentor Graphics和Synopsys。小編下面為你整理了一些IC設(shè)計(jì)軟件，希望對(duì)你有所幫助。
(1)設(shè)計(jì)輸入工具：
像Cadence的composer，viewlogic的viewdraw，硬件描述語(yǔ)言VHDL、Verilog HDL是主要設(shè)計(jì)語(yǔ)言，許多設(shè)計(jì)輸入工具都支持HDL。另外像Active—HDL和其它的設(shè)計(jì)輸入方法，包括原理和狀態(tài)機(jī)輸入方法，設(shè)計(jì) FPGA/CPLD的工具大都可作為IC設(shè)計(jì)的輸入手段，如Xilinx、Altera等公司提供的開(kāi)發(fā)工具，Modelsim FPGA等。
(2)設(shè)計(jì)仿真工作：
EDA工具的一個(gè)最大好處是可以驗(yàn)證設(shè)計(jì)是否正確，幾乎每個(gè)公司的EDA 產(chǎn)品都有仿真工具。Verilog—XL、NC—verilog用于Verilog仿真，Leapfrog 用于VHDL仿真，Analog Artist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門(mén)級(jí)電路仿真器，speedwaveVHDL仿真器，VCS— verilog仿真器。Mentor Graphics有其子公司Model Tech 出品的VHDL和Verilog雙仿真器：Model Sim。Cadence、Synopsys用的是VSS(VHDL仿真器)�，F(xiàn)在的趨勢(shì)是各大EDA公司都逐漸用HDL仿真器作為電路驗(yàn)證的工具。
(3)綜合工具
綜合工具可以把HDL變成門(mén)級(jí)網(wǎng)表。這方面Synopsys工具占有較大的優(yōu)勢(shì)，它的Design Compile是作綜合的工業(yè)標(biāo)準(zhǔn)，它還有另外一個(gè)產(chǎn)品叫Behavior Compiler，可以提供更高級(jí)的綜合。另外最近美國(guó)又出了一家軟件叫Ambit，說(shuō)是比Synopsys的軟件更有效，可以綜合50萬(wàn)門(mén)的電路，速度更快。今年初Ambit被Cadence公司收購(gòu)，為此Cadence放棄了它原來(lái)的綜合軟件Synergy。隨著FPGA設(shè)計(jì)的規(guī)模越來(lái)越大，各EDA 公司又開(kāi)發(fā)了用于FPGA設(shè)計(jì)的綜合軟件，比較有名的有：Synopsys的FPGA Express，Cadence的Synplity，Mentor的Leonardo，這三家的FPGA綜合軟件占了市場(chǎng)的絕大部分。
(4)布局和布線
在IC設(shè)計(jì)的布局布線工具中，Cadence軟件是比較強(qiáng)的，它有很多產(chǎn)品，用于標(biāo)準(zhǔn)單元、門(mén)陣列已可實(shí)現(xiàn)交互布線。最有名的是Cadence spectra，它原來(lái)是用于PCB布線的，后來(lái)Cadence把它用來(lái)作IC的布線。其主要工具有：Cell3，Silicon Ensemble—標(biāo)準(zhǔn)單元布線器;Gate Ensemble—門(mén)陣列布線器;Design Planner—布局工具。其它各EDA軟件開(kāi)發(fā)公司也提供各自的布局布線工具。
(5)物理驗(yàn)證工具
物理驗(yàn)證工具包括版圖設(shè)計(jì)工具、版圖驗(yàn)證工具、版圖提取工具等等。這方面Cadence也是很強(qiáng)的，其Dracula、Virtuso、Vampire等物理工具有很多的使用者。
(6)模擬電路仿真器
前面講的仿真器主要是針對(duì)數(shù)字電路的，對(duì)于模擬電路的仿真工具，普遍使用SPICE，這是唯一的選擇。只不過(guò)是選擇不同公司的 SPICE，像MiceoSim的PSPICE、Meta Soft的HSPICE等等。HSPICE現(xiàn)在被Avanti公司收購(gòu)了。在眾多的SPICE中，最好最準(zhǔn)的當(dāng)數(shù)HSPICE，作為IC設(shè)計(jì)，它的模型最多，仿真的.精度也最高。
其它EDA軟件
(1)VHDL語(yǔ)言超高速集成電路硬件描述語(yǔ)言(VHSIC Hardware DeseriptionLanguagt，簡(jiǎn)稱(chēng)VHDL)，是IEEE的一項(xiàng)標(biāo)準(zhǔn)設(shè)計(jì)語(yǔ)言。它源于美國(guó)國(guó)防部提出的超高速集成電路(Very High Speed Integrated Circuit，簡(jiǎn)稱(chēng)VHSIC)計(jì)劃，是ASIC設(shè)計(jì)和PLD設(shè)計(jì)的一種主要輸入工具。
(2)Veriolg HDL 是Verilog公司推出的硬件描述語(yǔ)言，在ASIC設(shè)計(jì)方面與VHDL語(yǔ)言平分秋色。
(3)其它EDA軟件如專(zhuān)門(mén)用于微波電路設(shè)計(jì)和電力載波工具、PCB制作和工藝流程控制等領(lǐng)域的工具，在此就不作介紹了。
saber軟件簡(jiǎn)介，我主要應(yīng)用于開(kāi)關(guān)電源的仿真。
Saber是混合信號(hào)、混合技術(shù)設(shè)計(jì)與驗(yàn)證工具，在電力電子、數(shù)�；旌戏抡�、汽車(chē)電子及機(jī)電一體化領(lǐng)域得到廣泛應(yīng)用。Saber軟件在技術(shù)、理論及新產(chǎn)品開(kāi)發(fā)方面保持明顯優(yōu)勢(shì)，其大量的器件模型、先進(jìn)的仿真技術(shù)和精確的建模工具為客戶提供了全面的系統(tǒng)解決方案，在并在技術(shù)方面不斷地完善創(chuàng)新。
Saber的建模工具運(yùn)用廣泛，有可用于電源、機(jī)電、磁、熱、負(fù)載等各種建模工具。Saber也有獨(dú)特的設(shè)計(jì)與驗(yàn)證方法：“自頂向下”(Top-Down Design)設(shè)計(jì)與“自下而上”(Bottom-Up)仿真驗(yàn)證方法。在作了建模方法演示、混合技術(shù)設(shè)計(jì)方法演示、線纜設(shè)計(jì)(從電氣設(shè)計(jì)到線纜生產(chǎn))流程演示后，Johnson演示了單故障模式仿真調(diào)試;關(guān)鍵參數(shù)與非關(guān)鍵參數(shù)的多故障模式仿真調(diào)試，顯示了Saber仿真器Testify的強(qiáng)大功能。
Saber的典型案例是航空器領(lǐng)域的系統(tǒng)設(shè)計(jì)，其整個(gè)設(shè)計(jì)過(guò)程包含了機(jī)械技術(shù)、電子技術(shù)、液壓技術(shù)、燃油系統(tǒng)、娛樂(lè)系統(tǒng)、雷達(dá)無(wú)線技術(shù)等復(fù)雜的混合技術(shù)設(shè)計(jì)與仿真。從航空器、輪船、汽車(chē)到消費(fèi)電子、電源設(shè)計(jì)都可以通過(guò)Saber來(lái)完成。
在開(kāi)關(guān)電源設(shè)計(jì)中，如果有變壓器，saber仿真是最好的，變壓器模型比較全。saber仿真現(xiàn)在主要問(wèn)題就是沒(méi)有教材。不方便學(xué)習(xí)。
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