基于EDA技術(shù)進(jìn)行的數(shù)字電路設(shè)計
EDA技術(shù)在數(shù)字系統(tǒng)中應(yīng)用以基于ALTEraEPM7128SLC84-15芯片和MAX PlusII 10.0軟件平臺數(shù)字鐘設(shè)計為例，討論EDA技術(shù)在數(shù)字系統(tǒng)中具體應(yīng)用。
1、EDA技術(shù)設(shè)計流程
在設(shè)計方法上，EDA技術(shù)為數(shù)字電子電路設(shè)計領(lǐng)域帶來了根本性變革，將傳統(tǒng)“電路設(shè)計硬件搭試調(diào)試焊接”模式轉(zhuǎn)變?yōu)樵谟嬎銠C上自動完成。
2、設(shè)計要求
具有時、分、秒、計數(shù)顯示功能，以24小時循環(huán)計時。具有清零和調(diào)節(jié)小時、分鐘功能。具有整點報時功能。
3、輸入設(shè)計源文件
一個設(shè)計項目由一個或多個源文件組成，它們可以是原理圖文件、硬件描述語言文件、混合輸入文件，點擊Source/New菜單，選擇你所要設(shè)計源文件類型，進(jìn)入設(shè)計狀態(tài)，完成源文件設(shè)計，存盤、退出;另在一張原理圖編輯器窗口中，通過File/Matching Symbol菜單，建立一張原理圖符號，生成一個與原理圖文件相同名、相同功能邏輯宏元件，它自動加到元件列表中，可以在更高層圖紙中反復(fù)調(diào)用;
4、邏輯編譯
邏輯編譯選擇器件EPM7128SLC84-15，使用MAX PlusⅡ編譯器編譯設(shè)計項目，通過編譯器自動進(jìn)行錯誤檢查、網(wǎng)表提取、邏輯綜合、器件適配，最終產(chǎn)生器件編程文件(。jed)。
5、綜合
綜合就是利用EDA軟件系統(tǒng)綜合器將VHDL軟件設(shè)計與硬件可實現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路關(guān)鍵步驟。綜合器對源文件綜合是針對某一FPGA/CPI D供應(yīng)商產(chǎn)品系列。因此，綜合后結(jié)果具有硬件可實現(xiàn)性。EDA提供了良好邏輯綜合與優(yōu)化功能，它能夠?qū)⒃O(shè)計人員設(shè)計邏輯級電路圖自動地轉(zhuǎn)換為門級電路，并生成相應(yīng)網(wǎng)表文件、時序分析文件和各種報表，若設(shè)計沒有錯誤，最終可生成可以編程下載。SOF文件。
6、器件適配
綜合通過后必須利用FPGA/CPLD布局/布線適配器將綜合后網(wǎng)表文件針對某一具體目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線等操作。適配后產(chǎn)生時序仿真用網(wǎng)表文件和下載文件，如JED或POF文件。適配對象直接與器件結(jié)構(gòu)細(xì)節(jié)相對應(yīng)。
7、功能仿真
通常，在設(shè)計過程中每一個階段都要進(jìn)行仿真驗證其正確性。在綜合前，要進(jìn)行行為仿真，將VHDI源程序直接送到VHDI仿真器中仿真，此時仿真只是根據(jù)VHDI語義進(jìn)行，與具體電路沒有關(guān)系。綜合后，可利用產(chǎn)生網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計描述與設(shè)計意圖一致性。功能仿真僅對設(shè)計描述邏輯功能進(jìn)行測試模擬，以了解其實現(xiàn)功能是否滿足原設(shè)計要求，仿真過程不涉及具體器件硬件特性，如延遲特性。時序仿真根據(jù)適配后產(chǎn)生網(wǎng)表文件進(jìn)行仿真，是接近真實器件運行仿真，仿真過程中已將器件硬件特性考慮進(jìn)去了，因此仿真精度要高得多。時序仿真網(wǎng)表文件中包含了較為精確延遲信息。
8、編程下載
通過仿真確定設(shè)計基本成功后，即可通過Byteblaster下載電纜線將設(shè)計項目以JTAG方式下載到器件中，完成設(shè)計所有工作。通過此例設(shè)計流程講述可知，EDA技術(shù)及其工具在數(shù)字電路系統(tǒng)(包括模擬電路系統(tǒng))中正發(fā)揮著越來越重要作用，其應(yīng)用深度和廣度正在向更深層次延伸。
9、目標(biāo)系統(tǒng)
用VHDL語言描述編碼電路。譯碼電路用CASE語句完成查表譯碼，其中有近4O種可能情況。通過求出伴隨式值，把有一個錯誤數(shù)據(jù)取反糾正過來，其他情況給出信號，指出有錯誤。編譯碼電路選用ALTERA公司生產(chǎn)器件EPF1OK10TC144-3，其中編碼電路占用了32個邏輯單元，譯碼電路占用了163個邏輯單元。對編碼譯碼電路做功能仿真。測試使用看來，當(dāng)數(shù)據(jù)輸人全為‘1’，如果總線上傳來數(shù)據(jù)最后一位出錯。為‘0’，正確數(shù)據(jù)異或而成數(shù)據(jù)檢查線DC使得譯碼器能把最后一位改為‘1’;如數(shù)據(jù)輸人是“00000001”，編碼器DC為“19”而一旦出現(xiàn)兩個錯誤。如最高位和最低位，譯碼器指示是不可糾正錯誤;如數(shù)據(jù)正確傳輸，譯碼器指示沒有錯誤。
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