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物理系畢業(yè)論文開(kāi)題報(bào)告
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題 目：電池容量測(cè)試的設(shè)計(jì)
一、 課題的目的意義：
電池容量測(cè)試儀是測(cè)量電池電量不可缺少的測(cè)量?jī)x器，是電池電量的控制系統(tǒng)，是決定電池使用壽命的關(guān)鍵設(shè)備，隨著現(xiàn)代電車(chē)、手機(jī)和相關(guān)電子設(shè)備的快速發(fā)展，這樣就需要一個(gè)穩(wěn)定測(cè)量系統(tǒng)。
二、 文獻(xiàn)綜述(分析國(guó)內(nèi)外研究現(xiàn)狀、提出問(wèn)題，找到研究課題的切入點(diǎn)，附主要參考文獻(xiàn)，約2000字)：
由于大規(guī)模和超大規(guī)模數(shù)字集成電路技術(shù)、數(shù)據(jù)通信技術(shù)與單片機(jī)技術(shù)的結(jié)合，數(shù)字頻率計(jì)發(fā)展進(jìn)入了智能化和微型化的新階段。其功能進(jìn)一步擴(kuò)大，除了測(cè)量頻率、頻率比、周期、時(shí)間、相位、相位差等基本功能外，還具有自撿、自校、自診斷、數(shù)理統(tǒng)計(jì)、計(jì)算方均根值、數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)通信等功能。此外，還能測(cè)量電壓、電流、阻抗、功率和波形等。
從國(guó)內(nèi)外研究現(xiàn)狀來(lái)看，數(shù)字頻率計(jì)的主要實(shí)現(xiàn)方法有直接式、鎖相式、直接數(shù)字式三種。直接式的優(yōu)點(diǎn)是速度快、相位噪聲低，但結(jié)構(gòu)復(fù)雜、雜散多，一般只應(yīng)用在地面雷達(dá)中。鎖相式的優(yōu)點(diǎn)是相位同步自動(dòng)控制，制作頻率高，功耗低，容易實(shí)現(xiàn)系列化、小型化、模塊化和工程化。直接數(shù)字式的優(yōu)點(diǎn)電路穩(wěn)定、精度高、容易實(shí)現(xiàn)系列化、小型化、模塊化和工程化。
隨著單片鎖相式數(shù)字頻率計(jì)的發(fā)展，鎖相式和數(shù)字式容易實(shí)現(xiàn)系列化、小型化、模塊化和工程化，性能也越來(lái)越好，已逐步成為兩種最為典型，用處最為廣泛的數(shù)字頻率計(jì)。
數(shù)字頻率計(jì)可用純硬件實(shí)現(xiàn)法(可選的器件有通用的SSI/MSI/LSI集成電路、專(zhuān)用集成電路、可編程邏輯器件等);也可用純軟件實(shí)現(xiàn)法(可選的平臺(tái)有PC機(jī)、單片機(jī)、 DSP器件等);一般考慮用軟硬件相結(jié)合的實(shí)現(xiàn)法，但是實(shí)現(xiàn)的頻率精度可能沒(méi)有純硬件實(shí)現(xiàn)的精確高，所以考慮用純硬件來(lái)實(shí)現(xiàn)。
數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，隨著CPLD/FPGA(復(fù)雜可編程邏輯器件/現(xiàn)場(chǎng)可編程門(mén)陣列)的廣泛應(yīng)用，以EDA工具作為開(kāi)發(fā)手段，運(yùn)用Verilog HDL語(yǔ)言。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。用基于Verilog HDL語(yǔ)言設(shè)計(jì)數(shù)字頻率計(jì)：數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，隨著CPLD/FPGA(復(fù)雜可編程邏輯器件/現(xiàn)場(chǎng)可編程門(mén)陣列)的廣泛應(yīng)用，以EDA工具作為開(kāi)發(fā)手段，運(yùn)用Verilog HDL語(yǔ)言。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。用Verilog HDL語(yǔ)言在CPLD/FPGA器件上實(shí)現(xiàn)一種32 b數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用LCD12864顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。
基于高速串行BCD碼除法的數(shù)字頻率計(jì)：采用Verilog HDL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和LCD12864顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。在不更改硬件電路的基礎(chǔ)上，對(duì)系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能。該數(shù)字頻率計(jì)具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)。
參考文獻(xiàn)
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三、課題研究的內(nèi)容、方法和預(yù)期目標(biāo)：
研究?jī)?nèi)容：
敘述了課題的研究背景，簡(jiǎn)單介紹了當(dāng)前數(shù)字頻率計(jì)的實(shí)現(xiàn)形式和發(fā)展情況以及Quartus II軟件開(kāi)發(fā)環(huán)境及51開(kāi)發(fā)軟件keil。然后主要是數(shù)字頻率計(jì)的理論研究。從原理上理解、分析、研究數(shù)字頻率計(jì)，并做了仿真。結(jié)合課題的要求做數(shù)字頻率計(jì)設(shè)計(jì)與研究。
研究方法：利用Quartus II開(kāi)發(fā)環(huán)境利用Verilog HDL硬件描述語(yǔ)言對(duì)FPGA的各個(gè)模塊進(jìn)行設(shè)計(jì)，利用keil軟件對(duì)8051 IP Core進(jìn)行編程，對(duì)頻率計(jì)進(jìn)行設(shè)計(jì)仿真研究。
預(yù)期目標(biāo)：
1.研究數(shù)字頻率計(jì)的基本理論、實(shí)現(xiàn)方法。通過(guò)學(xué)習(xí)數(shù)字頻率計(jì)的結(jié)構(gòu)、設(shè)計(jì)理論，掌握各種數(shù)字頻率計(jì)的原理和特性，為設(shè)計(jì)實(shí)現(xiàn)數(shù)字頻率計(jì)奠定理論基礎(chǔ)。
2. 研究FPGA及51單片機(jī)的結(jié)構(gòu)以及使用方法。熟悉Quartus II軟件及keil軟件的開(kāi)發(fā)環(huán)境，了解單片機(jī)的使用技巧。
3. 在Quartus II9.0環(huán)境下設(shè)計(jì)各種數(shù)字系統(tǒng)，并研究各種數(shù)字系統(tǒng)的設(shè)計(jì)方法，主要是32位計(jì)數(shù)器和鎖存器，以及在FPGA中嵌入8051 IP Core的實(shí)現(xiàn)及編程方法。
4. 通過(guò)Quartus II9.0軟件設(shè)計(jì)，運(yùn)用所設(shè)計(jì)的各個(gè)模塊的數(shù)字電路進(jìn)行系統(tǒng)組裝。編譯后并下載到FPGA芯片中，各個(gè)模塊進(jìn)行測(cè)試，歸納總結(jié)數(shù)字系統(tǒng)的設(shè)計(jì)方法與理論。
5.整機(jī)調(diào)試，觀察整機(jī)系統(tǒng)工作的協(xié)調(diào)性級(jí)穩(wěn)定性，以及誤差分析。
四、 所需儀器設(shè)備、材料情況：
計(jì)算機(jī)，與論文有關(guān)的期刊、文獻(xiàn)、實(shí)驗(yàn)箱。
五、課題分階段的進(jìn)度計(jì)劃
1 20XX.9.2-9.30 查閱、搜集資料，研究搜集的資料; 資料搜集齊全
2 20XX.10.1-12.30 撰寫(xiě)開(kāi)題報(bào)告論文開(kāi)題; 完成開(kāi)題報(bào)告
3 20XX.3.2-3.28 全面細(xì)致的研讀，精選資料，撰寫(xiě)論文提綱和文體框架; 完成提綱和框架
4 3.29-4.18 豐富論文內(nèi)容，完成論文初稿; 完成論文初稿
5 4.19-4.25 畢業(yè)論文中期檢查 完成檢查總結(jié)
6 4.26-5.9 修改論文，并撰寫(xiě)讀書(shū)筆記; 按期完成
7 5.10-5.23 進(jìn)一步改進(jìn)和修改論文，定稿打印; 論文定稿上交
8 5.24-6.6 進(jìn)一步完善論文的細(xì)節(jié)，并準(zhǔn)備論文答辯; 完成答辯提綱
9 6.7-6.18 提交畢業(yè)論文的所有資料，準(zhǔn)備進(jìn)行答辯; 順利答辯
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