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電子科學(xué)與技術(shù)開題報(bào)告范文
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題 目:AES(高級(jí)數(shù)據(jù)加密標(biāo)準(zhǔn)) 加解密電路的設(shè)計(jì)
一. 課題的來源、目的、意義。國內(nèi)外基本研究情況。
1.1課題的來源、目的、意義。
AES簡介:
1977年1月數(shù)據(jù)加密標(biāo)準(zhǔn)DES(Data Encryption Standard)正式向社會(huì)公布,它是世界上第一個(gè)公認(rèn)的實(shí)用分組密碼算法標(biāo)準(zhǔn)。但DES在經(jīng)過20年的實(shí)踐應(yīng)用后,現(xiàn)在已被認(rèn)為是不可靠的。1997年1月2日美國國家標(biāo)準(zhǔn)和技術(shù)研究所(NIST)
發(fā)布了高級(jí)加密標(biāo)準(zhǔn)(AES-FIPS)的研發(fā)計(jì)劃,并于同年9月12日正式發(fā)布了征集候選算法公告"', NIST希望確定一種保護(hù)敏感信息的公開、免費(fèi)并且全球通用的算法作為AES,以代替DES。在征集公告中,NIST對(duì)算法的基本要求是:算法必須是私鑰體制的分組密碼,支持128位分組長度和129, 192, 256bits密鑰長度。經(jīng)過三輪遴選,Rijndael最終勝出。2001年11月26日聯(lián)邦信息處理標(biāo)準(zhǔn)出版社發(fā)布了正式的AES標(biāo)準(zhǔn)即FIPS PUBS 197,其中制定的標(biāo)準(zhǔn)生效時(shí)間為2002年5月26日。Rijndael 算法是一種可變分組長度和密鑰長度的迭代型分組密碼,它的分組長度和密鑰長度均可獨(dú)立地指定為128bits, 192bits, 256bits,它以其安全性和多方面的優(yōu)良性能,成為AES的最佳選擇。Rijndael算法能抵抗現(xiàn)在的所有己知密碼攻擊,它在廣泛的計(jì)算環(huán)境中的硬件和軟件實(shí)現(xiàn)性能都表現(xiàn)得非常優(yōu)秀,它的密鑰建立時(shí)間極短且靈活性強(qiáng),它極低的內(nèi)存要求使其非常適合在存儲(chǔ)器受限的環(huán)境中使用,并且表現(xiàn)出很好的性能。
課題來源:
本課題來源于國家863高技術(shù)研究發(fā)展計(jì)劃“低成本,低功耗,高安全性無線傳感器網(wǎng)絡(luò)節(jié)點(diǎn)芯片設(shè)計(jì)”(2006AA01Z226)
湖北省自然科學(xué)基金資助項(xiàng)目“微傳感器系統(tǒng)SOC集成技術(shù)研究”(2006ABA080)
華中科技大學(xué)校基金重點(diǎn)資助項(xiàng)目“信息安全片上系統(tǒng)(SOC)的防護(hù)機(jī)制研究”(2006Z011B);
課題目的:
隨著計(jì)算機(jī)應(yīng)用范圍的不斷擴(kuò)大,特別是在Internet高速發(fā)展的今天,如何保障計(jì)算機(jī)用戶通過網(wǎng)絡(luò)所傳遞的數(shù)據(jù)的私密性,如何保障涉密信息能夠安全的利用計(jì)算機(jī)來進(jìn)行處理等計(jì)算機(jī)和網(wǎng)絡(luò)應(yīng)用中信息安全的問題日益引起人們的關(guān)注。隨著Internet的不斷發(fā)展,基于Internet的應(yīng)用的領(lǐng)域和深度與日俱增,電子商務(wù),電子政務(wù)等與人們?nèi)粘I詈凸ぷ飨⑾⑾嚓P(guān)的Internet應(yīng)用也正越來越為人們所接受。當(dāng)人們?cè)谙硎苓@些應(yīng)用帶來的高效和便捷的同時(shí),也時(shí)刻面臨著各式各樣的信息安全問題,而這些問題也正成為當(dāng)前影響Internet應(yīng)用繼續(xù)發(fā)展的瓶頸。利用數(shù)據(jù)加密算法,尤其是新的高級(jí)數(shù)據(jù)加密標(biāo)準(zhǔn)AES,對(duì)數(shù)據(jù)進(jìn)行加密來保障信息傳輸與存儲(chǔ)的安全性已經(jīng)被證明是行之有效的。因而,研究數(shù)據(jù)加密算法的實(shí)現(xiàn)與加解密電路的設(shè)計(jì)對(duì)于解決Internet應(yīng)用中的各項(xiàng)安全問題就有著很重要的作用。
本課題的目的旨在通過仔細(xì)研究和分析高級(jí)加密標(biāo)準(zhǔn)AES,在此基礎(chǔ)上對(duì)AES算法的ASIC結(jié)構(gòu)進(jìn)行優(yōu)化,設(shè)計(jì)出密碼芯片。同時(shí)在設(shè)計(jì)中學(xué)習(xí)大規(guī)模集成電路的設(shè)計(jì)方法和設(shè)計(jì)流程,一些仿真,綜合軟件的應(yīng)用,VHDL語言的編寫,為以后的工作和進(jìn)一步學(xué)習(xí)打下堅(jiān)實(shí)的基礎(chǔ)。
課題意義:
隨著Internet的快速發(fā)展,基于Internet的各種應(yīng)用也日益增長。但是,由于Internet是一個(gè)極度開放的環(huán)境,任何人都可以在任何時(shí)間、任何地點(diǎn)接入Internet獲取所需的信息,這也使得在Internet上信息傳輸及存儲(chǔ)的安全問題成為影響Internet應(yīng)用發(fā)展的重要因素。信息安全技術(shù)也就成為了人們研究Internet應(yīng)用的新熱點(diǎn)。信息安全的研究包括密碼理論與技術(shù)、安全協(xié)議與技術(shù)、安全體系結(jié)構(gòu)理論、信息對(duì)抗理論與技術(shù)、網(wǎng)絡(luò)安全與安全產(chǎn)品等領(lǐng)域,其中密碼算法的理論與實(shí)現(xiàn)研究是信息安全研究的基礎(chǔ)。而確保數(shù)據(jù)加密算法實(shí)現(xiàn)的可靠性和安全性對(duì)于算法理論應(yīng)用到各種安全產(chǎn)品中起到了至關(guān)重要的作用。AES產(chǎn)品取代DES產(chǎn)品己是必然.對(duì)AES的實(shí)現(xiàn)和應(yīng)用進(jìn)行探討和研究就具有較大的理論和現(xiàn)實(shí)意義。
1.2 國內(nèi)外基本研究情況
目前AES算法的理論研究主要集中在設(shè)計(jì)原理、安全性能分析和統(tǒng)計(jì)性能分析上。
對(duì)于設(shè)計(jì)原理,主要研究算法設(shè)計(jì)遵循的原則和整體結(jié)構(gòu)。AES算法所遵循的是安全性和實(shí)現(xiàn)性原則,在整體結(jié)構(gòu)上采用的是SP網(wǎng)絡(luò)結(jié)構(gòu)。對(duì)于安全性能,主要研究AES算法抵抗現(xiàn)有已知密碼攻擊的能力。當(dāng)前主要攻擊手段有:強(qiáng)力攻擊、差分密碼分析,線性密碼分析,Square攻擊和插值攻擊等。目前密碼分析又有了新的進(jìn)展,積分分析、功耗分析和代數(shù)攻擊成為新的研究方向。對(duì)于統(tǒng)計(jì)性能,主要研究算法隨機(jī)化數(shù)據(jù)的能力,目前國內(nèi)外研究都比較少。
AES 密碼算法通常用軟件或硬件實(shí)現(xiàn)。軟件實(shí)現(xiàn)易受使用條件限制,而且易受到破壞,影響數(shù)據(jù)傳輸質(zhì)量。硬件實(shí)現(xiàn)是用專用芯片實(shí)現(xiàn)密碼算法,通過芯片對(duì)數(shù)據(jù)進(jìn)行加密。密碼專用芯片是實(shí)現(xiàn)信息安全與保密的基礎(chǔ)核心產(chǎn)品,具有高保密性,高加密速率,高可靠性,體積小,重量輕,易于實(shí)現(xiàn)復(fù)雜功能,易于嵌入,總體成本低等優(yōu)點(diǎn),因此AES 密碼芯片在無線通信和Internet 應(yīng)用有著廣闊的市場前景。
自從AES 公布以來,全世界各地提出了許多AES 核心算法的實(shí)現(xiàn)方法,但它們大多基于軟件的實(shí)現(xiàn)。軟件PC實(shí)現(xiàn)主要是用高級(jí)語言實(shí)現(xiàn)算法,并測試不同工作模式下的性能,商用的軟件加密產(chǎn)品還未見到。對(duì)于硬件實(shí)現(xiàn),國外一些機(jī)構(gòu)和大學(xué)推出了供測試的AES核(core),如美國GMU,NSA, Helion技術(shù)有限公司等大學(xué)和機(jī)構(gòu)。他們提供的AES核大都支持NIST所要求的三種密鑰長度,具有較快的加、解密速度。
二. 預(yù)計(jì)達(dá)到的目標(biāo)、關(guān)鍵理論和技術(shù)、技術(shù)指標(biāo)、完成課題的方案和主要措施。
2.1預(yù)期達(dá)到的目標(biāo)
設(shè)計(jì)一個(gè)AES加解密電路,并進(jìn)行仿真調(diào)試,使其功能驗(yàn)證正確,并優(yōu)化電路性能;
1.熟悉IC設(shè)計(jì)的流程以及仿真工具的使用;
2.對(duì)設(shè)計(jì)的加密電路進(jìn)行仿真,功能驗(yàn)證;
3.能夠從面積、速度等方面優(yōu)化電路設(shè)計(jì);
2.2關(guān)鍵理論和技術(shù)
由于AES 分組密碼算法的加密和解密是不對(duì)稱的,所以在硬件的設(shè)計(jì)過程中,盡量復(fù)用運(yùn)算功能相同的單元,減小了芯片的面積;關(guān)掉處于空閑狀態(tài)模塊的時(shí)鐘,降低了功耗;提前計(jì)算輪密鑰并采用流水線結(jié)構(gòu),既降低了控制模塊的復(fù)雜性又提高了芯片的吞吐量。
具體包括:
1. 在字節(jié)替換模塊實(shí)現(xiàn)中,提出了一種模塊復(fù)用技術(shù),該技術(shù)使用同一模塊實(shí)現(xiàn)加密和解密過程中不同的S-BOX 非線性求逆運(yùn)算,從而節(jié)約了大量的硬件資源;
2. 在常規(guī)輪變換中,提出了一種密鑰加法和列混合變換集成化的硬件結(jié)構(gòu)設(shè)計(jì),通過一定的條件選擇,使得同一個(gè)模塊可以實(shí)現(xiàn)加密和解密中的線性,變換既消除了加解密硬件結(jié)構(gòu)的不同又節(jié)約了大量的硬件資源;
3. 采用流水線結(jié)構(gòu),固定的密鑰長度,減少了控制模塊的復(fù)雜性,使加解密速度相同提高了芯片加解密數(shù)據(jù)的吞吐速率;
4. 采用門控時(shí)鐘技術(shù)以降低芯片的功耗。密鑰生成時(shí)關(guān)掉處于空閑狀態(tài)的加解密核的時(shí)鐘,加解密時(shí)關(guān)掉處于空閑狀態(tài)密鑰生成模塊的時(shí)鐘,降低了芯片的功耗。
2.3技術(shù)指標(biāo)
要使最后設(shè)計(jì)的加密電路面積盡量小,速度盡量快,另外,也要滿足高吞吐量的要求。
2.4完成課題的方案和主要措施
本課題中要實(shí)現(xiàn)基于AES的硬件結(jié)構(gòu)的設(shè)計(jì)與仿真,預(yù)備以以下方案步驟實(shí)施:
1. S 盒子的設(shè)計(jì)與仿真
2. 列混合變換和密鑰加法的組合?斓脑O(shè)計(jì)與仿真
3. 輪密鑰的產(chǎn)生模塊的設(shè)計(jì)與仿真
4. 對(duì)整體AES 芯片的邏輯綜合物理設(shè)計(jì)仿真與分析
主要措施:
1.對(duì)于 SubBytes()和InvSubBytes()的設(shè)計(jì),復(fù)用加解密中不同的兩個(gè)S-BOX 的求逆模塊,以實(shí)現(xiàn)加解密時(shí)的字節(jié)替換功能。在輪結(jié)構(gòu)中集成四塊字節(jié)替換模塊,實(shí)現(xiàn)一個(gè)字的替換。
2.對(duì)于AddRoundkey 和Inv MixColumns 的設(shè)計(jì),在常規(guī)輪中把加解密時(shí)的密鑰加與列混合變換集成在同一模塊,通過加解密信號(hào)的選擇實(shí)現(xiàn)了加解密的功能,這樣就可以消除加解密硬件結(jié)構(gòu)的差異,同時(shí)也簡化了解密時(shí)輪密鑰處理的復(fù)雜性。
3.采用流水線結(jié)構(gòu),數(shù)據(jù)加解密是本設(shè)計(jì)的主要模塊,為了提高其數(shù)據(jù)吞吐速率,采用流水線結(jié)構(gòu),可以大大的提高芯片的吞吐量。
4.采用門控時(shí)鐘技術(shù),密鑰生成與加解密操作分時(shí)進(jìn)行,降低芯片的功耗,增加了穩(wěn)定性。
三. 課題研究進(jìn)展計(jì)劃
3月5日 ——3月17日:查找資料;
3月18日——3月31日:翻譯英文文獻(xiàn);
4月1日 ——5月19日:畢業(yè)設(shè)計(jì)主要工作;
5月20日——6月8日 :撰寫論文;
6月13日:答辯。
四.參考文獻(xiàn)
[1]Daemen J,Rijmen V.谷大武,徐勝波譯.高級(jí)加密標(biāo)準(zhǔn)(AES)算法―Rijndael的設(shè)計(jì)[M].北京:清華大學(xué)出版社,2003.
[2]任艷穎,王彬編著.IC設(shè)計(jì)基礎(chǔ).西安:西安電子科技大學(xué)出版社,2003.
[3]WolkerstorferJ.,Oswald E.,Lamberger M.:An ASIC Implementation of the AES S-boxes[C]// C Boyd ed.ASIACRYPT 2001. Heidelberg Berlin: Springer-Verlag,2001:239-254.
[4]P Chodowiec,K Gaj.Very Compact FPGA Implementation of the AES Algorithm [C]//C D Walter et al. eds.Cryptographic Hardware and Embedded Systems (CHES 2003).Berlin Heidelberg: Springer-Verlag, 2003:319–333.
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