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一種MCU時(shí)鐘系統(tǒng)的設(shè)計(jì)
摘要:介紹了一個(gè)基于MCU內(nèi)核的時(shí)鐘系統(tǒng)的設(shè)計(jì),給出了其電路結(jié)構(gòu)并詳細(xì)地分析了系統(tǒng)的工作原理。該系統(tǒng)能生成兩相不重疊時(shí)鐘,利用靜態(tài)鎖存器保存動(dòng)態(tài)信息,提供三種電源管理方式以適應(yīng)低功耗應(yīng)用。在上華(CSMC)0.6μm工藝庫(kù)下,利用Cadence EDA工具對(duì)電路進(jìn)行了仿真,仿真結(jié)果驗(yàn)證了設(shè)計(jì)的準(zhǔn)確性。時(shí)鐘系統(tǒng)是微控制器(MCU)的一個(gè)重要部分,它產(chǎn)生的時(shí)鐘信號(hào)要貫穿整個(gè)芯片。時(shí)鐘系統(tǒng)設(shè)計(jì)得好壞關(guān)系到芯片能否正常工作。在工作頻率較低的情況下,時(shí)鐘系統(tǒng)可以通過(guò)綜合產(chǎn)生,即用Verilog/VHDL語(yǔ)言描述電路,并用EDA工具進(jìn)行綜合。然而,用工具綜合存在電路性能低、優(yōu)化率不高的問(wèn)題,不適合應(yīng)用在各種高性能微處理器芯片上。而采用人工設(shè)計(jì)邏輯并手工輸入電路圖甚至物理版圖的方式,能使設(shè)計(jì)的電路靈活,性能更好;谶@些考慮,設(shè)計(jì)了一個(gè)MCU時(shí)鐘系統(tǒng)。
1 基本時(shí)鐘輸入的選擇
CPU核分微處理器(MPU)和微控制器(MCU),兩者的基本時(shí)鐘一般都以單頻方波的形式提供。時(shí)鐘有三種產(chǎn)生方式:
(1)用晶體振蕩器產(chǎn)生精確而穩(wěn)定的時(shí)鐘信號(hào);
(2)用壓控振蕩器產(chǎn)生可調(diào)頻率范圍較寬的時(shí)鐘信號(hào);
(3)結(jié)合以上兩種技術(shù),用壓控振蕩器生成時(shí)鐘信號(hào)。
基本時(shí)鐘信號(hào)的產(chǎn)生可以有芯片外和芯片內(nèi)兩種方法。但是時(shí)鐘信號(hào)必須是穩(wěn)定的信號(hào),對(duì)于穩(wěn)定度要求特別高的場(chǎng)合(如MPU和MCU),采用芯片外提供是必不可少的。故本設(shè)計(jì)采用外接晶振的方法。
2 兩相時(shí)鐘方案
時(shí)鐘技術(shù)是決定和影響電路功耗的主要因素,時(shí)鐘偏差是引起電路競(jìng)爭(zhēng)冒險(xiǎn)的主要原因。為了消除競(jìng)爭(zhēng)、提高頻率、降低功耗,在基本時(shí)鐘方案方面,MPU和MCU一般有三種選擇:?jiǎn)蜗鄷r(shí)鐘、多相時(shí)鐘和沿觸發(fā)方案。在當(dāng)前的設(shè)計(jì)中,沿觸發(fā)方案由于在數(shù)據(jù)傳遞方面有一定困難已很少被使用。單相時(shí)鐘方案因?yàn)樵跁r(shí)序和傳輸上比較簡(jiǎn)單可靠,在所有的方案中使用的晶體管也是最少,所以被一些高性能芯片使用,如DEC公司?現(xiàn)被HP公司并購(gòu)?的Alpha21664微處理器。但是,對(duì)CMOS電路來(lái)說(shuō),采用單相時(shí)鐘就無(wú)法使用動(dòng)態(tài)電路,而且因組合邏輯塊中邏輯元件的速度高低都受到限制而呈現(xiàn)困難。
圖1是一個(gè)單相有限狀態(tài)機(jī),圓圈內(nèi)為組合邏輯塊CL。
設(shè)TL+TH=TP,其中TP為時(shí)鐘周期,TH和TL分別為時(shí)鐘高電平和低電平時(shí)間。如果要使時(shí)鐘定時(shí)與數(shù)據(jù)無(wú)關(guān),則最長(zhǎng)的傳播延遲必須小于TP,信號(hào)(甚至可能是由于內(nèi)部競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的尖峰所造成的假信號(hào))到達(dá)CL輸出端可能取的最短時(shí)間必須大于TH。令τCL代表CL延遲范圍,則:
TH < τCL < TP (1)
(1)式表明,信號(hào)通過(guò)CL的每一個(gè)延遲都必須介于TH和TP之間。正是這種雙邊約束特性使單相時(shí)鐘難以實(shí)現(xiàn)。對(duì)于多相時(shí)鐘,則可以消除這種雙邊約束,而使其轉(zhuǎn)化為單邊約束。圖2(a)所示為采用兩相非重疊時(shí)鐘Φ1和Φ2(Φ1×Φ2=0),對(duì)應(yīng)時(shí)鐘波形示于圖2(b),T1和T3分別是Φ1和Φ2為高電平時(shí)的時(shí)間,T2是Φ1到Φ2之間電平為低的時(shí)間,T4則是Φ2到Φ1之間電平為低的時(shí)間。當(dāng)Φ2電平變高時(shí)信號(hào)開(kāi)始通過(guò)CL傳輸,并且必須在Φ1電平變低之前結(jié)束。于是得:
τCL<T1+T3+T4 或 τCL<Tp-T2 (2)
其中,Tp=T1+T2+T3+T4
圖4 二分頻電路及時(shí)鐘驅(qū)動(dòng)器
這樣就可把雙邊約束(1)式簡(jiǎn)化為單邊約束(2)式了。無(wú)論是有效信號(hào)或是無(wú)效信號(hào),都可以以任意快的速度通過(guò)CL而不會(huì)造成競(jìng)爭(zhēng)。
當(dāng)然,相數(shù)過(guò)多又會(huì)使設(shè)計(jì)復(fù)雜度提高,因此這里選擇了兩相不重疊時(shí)鐘。
3 時(shí)鐘系統(tǒng)邏輯電路設(shè)計(jì)
3.1 兩相不重疊時(shí)鐘產(chǎn)生的方法
兩相不重疊時(shí)鐘產(chǎn)生電路如圖3所示。clk為外部晶振產(chǎn)生的送入MCU的單相時(shí)鐘,I1是MCU內(nèi)部產(chǎn)生的保護(hù)信號(hào),正常工作時(shí)I1為低電平,發(fā)生故障時(shí)?如由于噪聲干擾導(dǎo)致PSEN和RD、WR同時(shí)有效的錯(cuò)誤發(fā)生時(shí)?I1變成高電平而關(guān)閉時(shí)鐘;當(dāng)系統(tǒng)復(fù)位時(shí),會(huì)使得圖3中I1為低電平,恢復(fù)clk的輸入。由于正常情況下PD為低電平,所以clk等同于經(jīng)過(guò)三個(gè)非門變成圖中的單相輸入信號(hào),加到用“或非”門交叉而構(gòu)成的R-S觸發(fā)器,單相時(shí)鐘從左邊加到一個(gè)“或非”門上,反相后加到另一個(gè)“或非”門上,這樣得到的CK1和CK2
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