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用TMS320LF2407和FPGA實(shí)現(xiàn)電能質(zhì)量監(jiān)測(cè)
摘要：提出用TMS320LF2407和FPGA實(shí)現(xiàn)電能監(jiān)測(cè)的一種方案，闡述各模塊的設(shè)計(jì)和實(shí)現(xiàn)方法，本方案中，F(xiàn)PGA用于采樣16路交流信號(hào)并進(jìn)行64次諧波分析；DSP和于電力參數(shù)的計(jì)算。為了提高其通用性，還用FPGA設(shè)計(jì)了與外界通信的并口、串口模塊，并實(shí)現(xiàn)了同TMS320LF2407的并行和串行通信。隨著人們對(duì)電能質(zhì)量要求的日益提高，如何保證電能質(zhì)量就成為一個(gè)熱門話題。電能質(zhì)量監(jiān)測(cè)的一項(xiàng)主要內(nèi)容是諧波檢測(cè)，即對(duì)多路模擬信號(hào)進(jìn)行采集并進(jìn)行諧波分析。本系統(tǒng)對(duì)16路50Hz模塊信號(hào)進(jìn)行采樣并進(jìn)行64次諧波分析。如果僅僅依靠一個(gè)MCU（單片機(jī)或控制型DSP）來(lái)進(jìn)行處理，往往達(dá)不到實(shí)時(shí)性要求，所以采用DSP和FPGA相結(jié)合的方法。利用DSP對(duì)電力參數(shù)進(jìn)行計(jì)算，利用FPGA進(jìn)行諧波分析。
系統(tǒng)主要包括數(shù)據(jù)采集電路、ADC模塊、FPGA模塊、DSP模塊及上位機(jī)顯示模塊，其結(jié)構(gòu)如圖1所示。
圖1 系統(tǒng)框圖
1 數(shù)據(jù)采集電路和ADC模塊
對(duì)經(jīng)過(guò)互感器調(diào)理成-3.3～ 3.3V（ADC測(cè)量的最大量程）的信號(hào)進(jìn)行采樣。根據(jù)香農(nóng)抽樣定理，對(duì)最高頻率fc的連續(xù)信號(hào)進(jìn)行抽樣，須保留其全部?jī)?nèi)容。抽樣頻率fs滿足條件為：fs≥2fc。如圖1系統(tǒng)框圖所示，本系統(tǒng)中，ADC采用的是MAX125，其單通道的轉(zhuǎn)換時(shí)間為3μs。若利用內(nèi)部的采樣保持器，可以同時(shí)采樣4路信號(hào)，轉(zhuǎn)換時(shí)間為12μs。為了同時(shí)采集已經(jīng)過(guò)調(diào)理的16路模擬信號(hào)，必須對(duì)其進(jìn)行采樣/保持。在前向通道使用16路采樣/保持器（SMP04），再使用多路開關(guān)（MAX306）依次選擇這16路信號(hào)，輸入到MAX125的一個(gè)通道（CH1A），并由FPGA發(fā)出轉(zhuǎn)換信號(hào)CONVST。待轉(zhuǎn)換結(jié)束，MAX125發(fā)出INT中斷，通知FPGA讀取轉(zhuǎn)換結(jié)果�？傊蒄PGA中的ADC控制模塊完成對(duì)MAX125、MAX306及SMP04的控制以及對(duì)MAX125信號(hào)的中斷響應(yīng)。
2 FPGA模塊
FPGA模塊主要完成通信、數(shù)據(jù)采集、ADC模塊的數(shù)據(jù)讀取、保存及底層的信號(hào)預(yù)處理計(jì)算——諧波分析。FPGA工作流程如圖2所示。其子模塊有：ADC控制模塊、ADC采樣數(shù)據(jù)保存區(qū)、FFT工作RAM、FFT運(yùn)算結(jié)果保存區(qū)、開方修改正表、開方運(yùn)算單元、諧波系數(shù)存放區(qū)以及串行、并行通信控制模塊。
圖2 FPGA工作流程圖
（1）ADC控制模塊
圖3所示ADC控制模塊除了完成對(duì)MAX125、MAX306及SMP04的控制外，還要響應(yīng)MAX125的中斷（INT）來(lái)讀取轉(zhuǎn)換結(jié)果，并將其保存到ADC采樣數(shù)據(jù)保存區(qū)。如圖3所示，為了更準(zhǔn)確地產(chǎn)生控制時(shí)序，對(duì)系統(tǒng)的采樣周期及相位的鎖定都采取了相應(yīng)的處理。待采樣信號(hào)先經(jīng)過(guò)方波轉(zhuǎn)換電路，將其轉(zhuǎn)換成0～ 3.3V的方波信號(hào)，再經(jīng)過(guò)FPGA中的數(shù)字鎖相環(huán)模塊，根據(jù)外部時(shí)鐘和計(jì)數(shù)器測(cè)量出其周期，作為下一個(gè)待采樣信號(hào)的采樣周期。這樣就減小了由于待采樣信號(hào)頻率的漂移而帶來(lái)的采樣周期的誤差。本系統(tǒng)采用的數(shù)字鎖相環(huán)在FPGA中實(shí)現(xiàn)，其具體的性能為：鎖相環(huán)的捕捉帶Δfmax=12.5Hz，鎖相頻率為50Hz±12.5Hz=37.5～62.5Hz，隨后產(chǎn)生的采樣周期Ts能夠滿足實(shí)際應(yīng)用的要求。同時(shí)，根據(jù)多路開關(guān)信號(hào)和計(jì)數(shù)器，產(chǎn)生ADC采樣數(shù)據(jù)保存區(qū)地址，保存來(lái)自MAX125的14位數(shù)字量。
（2）諧波分析模塊
本系統(tǒng)中，采用快速傅里葉變換（FFT）進(jìn)行諧波分析，主要因?yàn)镕FT使N點(diǎn)DFT的乘法計(jì)算由N2次減少到(N/2)log2N次。由FFT工作流程圖可知，本系統(tǒng)在分析64次諧波時(shí)，整個(gè)運(yùn)算分6級(jí)。在第一級(jí)蝶形運(yùn)算中，蝶形運(yùn)算單元根據(jù)算法控制模塊的控制信號(hào)，從ADC采樣數(shù)據(jù)保存區(qū)取出原始數(shù)據(jù)，從旋轉(zhuǎn)因子ROM中取出旋轉(zhuǎn)因子，進(jìn)行FFT的第一級(jí)蝶形運(yùn)算，并將結(jié)果存入FFT工作RAM。在以后的各級(jí)蝶形運(yùn)算中，蝶形運(yùn)算單元從FFT工作RAM中取出間數(shù)據(jù)，從旋轉(zhuǎn)因子ROM中取出旋轉(zhuǎn)因子，進(jìn)行運(yùn)算，直至第六級(jí)蝶形運(yùn)算結(jié)束，并將結(jié)果存放到運(yùn)算結(jié)果保存區(qū)，以便進(jìn)行各次諧波系數(shù)計(jì)算。
在進(jìn)行FPGA設(shè)計(jì)中，為了節(jié)省器件的內(nèi)部資源，其計(jì)算內(nèi)核采用復(fù)用技術(shù)進(jìn)行設(shè)計(jì)，其基本原理如圖4所示。
在FFT運(yùn)算中，一個(gè)蝶形運(yùn)算單元和一組工作RAM被重復(fù)使用，其中最重要的是FFT工作控制邏輯的實(shí)現(xiàn)。它主要完成從ADC采樣數(shù)據(jù)保存區(qū)取出數(shù)據(jù)、向FFT工作RAM中寫入和讀取數(shù)據(jù)以及向FFT結(jié)果存放區(qū)存放結(jié)果等工作。
根據(jù)FFT運(yùn)算的結(jié)果z=dinr jdini，計(jì)算各次諧波的系數(shù)
（其中，dinr為結(jié)果的實(shí)路，dini為結(jié)果的虛部，
。在進(jìn)行開方運(yùn)算時(shí)，若設(shè)計(jì)64M×13位長(zhǎng)度的存儲(chǔ)器進(jìn)行查表計(jì)算，對(duì)于現(xiàn)有的可編程邏輯器件來(lái)說(shuō)是很難實(shí)現(xiàn)的。因此，本次設(shè)計(jì)中采用了修正查表算法：將待開方的數(shù)據(jù)z=(dinr2 dini2)左移m次（m為偶數(shù)），直到其最高兩位不全為0，此時(shí)z變?yōu)閦1；取z1的高8位來(lái)查表（此時(shí)表長(zhǎng)為2 8=256個(gè)字）得到t1；使用牛頓一次迭代公式t=(t1 z1/t1)/2，對(duì)t1進(jìn)行修正得到t；最后將t右移m/2次，得到開方結(jié)果。實(shí)驗(yàn)證明，上述修正后的查表法誤差在允許的范圍內(nèi)，對(duì)本系統(tǒng)來(lái)說(shuō)是可行的。
在軟件方面，為了提高芯片的性能及資源利用率，采用Quartus II 2.0t Synplify7.1。在Synplify中使用有效的代碼，采取流水線設(shè)計(jì)、優(yōu)化組合邏
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