一種基于CPLD的PWM控制電路設(shè)計

時間：2024-10-01 08:52:07 理工畢業(yè)論文我要投稿

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摘要：介紹了利用硬件描述語言VHDL設(shè)計的一種基于CPLD的PWM控制電路，該ＰＷＭ控制電路具有PWM開關(guān)頻率可調(diào)，同側(cè)２路信號互鎖、延時時間可調(diào)、接口簡單等特點，可應(yīng)用于現(xiàn)代直流伺服系統(tǒng)。

在直流伺服控制系統(tǒng)中，通過專用集成芯片或中小規(guī)模的數(shù)字集成電路構(gòu)成的傳統(tǒng)ＰＷＭ控制電路往往存在電路設(shè)計復(fù)雜，體積大，抗干擾能力差以及設(shè)計困難、設(shè)計周期長等缺點?因此ＰＷＭ控制電路的模塊化、集成化已成為發(fā)展趨勢。它不僅可以使系統(tǒng)體積減小、重量減輕且功耗降低，同時可使系統(tǒng)的可靠性大大提高。隨著電子技術(shù)的發(fā)展，特別是專用集成電路（ＡＳＩＣ）設(shè)計技術(shù)的日趨完善，數(shù)字化的電子自動化設(shè)計（ＥＤＡ）工具給電子設(shè)計帶來了巨大變革，尤其是硬件描述語言的出現(xiàn)，解決了傳統(tǒng)電路原理圖設(shè)計系統(tǒng)工程的諸多不便。針對以上情況，本文給出一種基于復(fù)雜可編程邏輯器件（ＣＰＬＤ）的ＰＷＭ控制電路設(shè)計和它的仿真波形。

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為了實現(xiàn)直流伺服系統(tǒng)的Ｈ型單極模式同頻ＰＷＭ可逆控制，一般需要產(chǎn)生四路驅(qū)動信號來實現(xiàn)電機的正反轉(zhuǎn)切換控制。當(dāng)ＰＷＭ控制電路工作時，其中Ｈ橋一側(cè)的兩路驅(qū)動信號的占空比相同但相位相反，同時隨控制信號改變并具有互鎖功能；而另一側(cè)上臂為低電平，下臂為高電平。另外，為防止橋路同側(cè)對管的導(dǎo)通，還應(yīng)當(dāng)配有延時電路。設(shè)計的整體模塊見圖１所示。其中，ｄ[７:０]矢量用于為微機提供調(diào)節(jié)占空比的控制信號，ｃｓ為微機提供控制電機正反轉(zhuǎn)的控制信號，ｃｌｋ為本地晶振頻率，ｑｏｕｔ[３:０]矢量為四路信號輸出。其內(nèi)部原理圖如圖２所示。

該設(shè)計可得到脈沖周期固定（用軟件設(shè)置分頻器Ｉ９可改變ＰＷＭ開關(guān)頻率，但一旦設(shè)置完畢，則其脈沖周期將固定）、占空比決定于控制信號、分辨力為１／２５６的ＰＷＭ信號。Ｉ８模塊為脈寬鎖存器，可實現(xiàn)對來自微機的控制信號ｄ[７：０]的鎖存,ｄ[７：０]的向量值用于決定ＰＷＭ信號的占空比。ｃｌｋ本地晶振在經(jīng)Ｉ９分頻模塊分頻后可為ＰＷＭ控制電路中Ｉ１２計數(shù)器模塊和Ｉ１１延時模塊提供內(nèi)部時鐘。Ｉ１２計數(shù)器在每個脈沖的上升沿到來時加１，當(dāng)計數(shù)器的數(shù)值為００Ｈ或由０ＦＦＨ溢出時，它將跳到００Ｈ時，ｃａｏ輸出高電平至Ｉ７觸發(fā)器模塊的置位端，Ｉ７模塊輸出一直保持高電平。當(dāng)Ｉ８鎖存器的值與Ｉ１２計數(shù)器中的計數(shù)值相同時，信號將通過Ｉ１３比較器模塊比較并輸出高電平至Ｉ７模塊的復(fù)位端，以使Ｉ７模塊輸出低電平。當(dāng)計數(shù)器再次溢出時，又重復(fù)上述過程。Ｉ７為ＲＳ觸發(fā)器，經(jīng)過它可得到兩路相位相反的脈寬調(diào)制波，并可實現(xiàn)互鎖。Ｉ１１為延時模塊，可防止橋路同側(cè)對管的導(dǎo)通，Ｉ１０模塊為脈沖分配電路，用于輸出四路滿足設(shè)計要求的信號。ＣＳ為Ｉ１０模塊的控制信號，用于控制電機的正反轉(zhuǎn)。

２　電路設(shè)計

本設(shè)計采用的是Ｌａｔｔｉｃｅ半導(dǎo)體公司推出的ｉｓ-ｐｌｅｖｅｒ開發(fā)平臺，該開發(fā)平臺定位于復(fù)雜設(shè)計的簡單工具。它采用簡明的設(shè)計流程并完整地集成了ＬｅｏｎａｒｄｏＳｐｅｃｔｒｕｍ的ＶＨＤＬ綜合工具和ｉｓｐＶＭＴＭ系統(tǒng)，因此，無須第三方設(shè)計工具便可完成整個設(shè)計流程。在原理設(shè)計方面，本設(shè)計采用自頂向下、層次化、模塊化的設(shè)計思想，這種設(shè)計思想的優(yōu)點是符合人們先抽象后具體，先整體后局部的思維習(xí)慣。其設(shè)計出的模塊修改方便，不影響其它模塊，且可重復(fù)使用，利用率高。本文僅就原理圖中的Ｉ１２計數(shù)器模塊和Ｉ１１延遲模塊進行討論。

計數(shù)器模塊的ＶＨＤＬ程序設(shè)計如下：

ｅｎｔｉｔｙｃｏｕｎｔｅｒｉｓ

ｐｏｒｔ(ｃｌｋ: ｉｎｓｔｄｌｏｇｉｃ;

Ｑ : ｏｕｔｓｔｄｌｏｇｉｃｖｅｃｔｏｒ(７ｄｏｗｎｔｏ０);

ｃａｏ: ｏｕｔｓｔｄ_ｌｏｇｉｃ);

ｅｎｄｃｏｕｎｔｅｒ;

ａｒｃｈｉｔｅｃｔｕｒｅａ_ｃｏｕｎｔｅｒｏｆｃｏｕｎｔｅｒｉｓ

ｓｉｇｎａｌＱｓ: ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ｄｏｗｎｔｏ０);

ｓｉｇｎａｌｒｅｓｅｔ: ｓｔｄ_ｌｏｇｉｃ;

ｓｉｇｎａｌｃａｏｌｏｃｋ: ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ(ｃｌｋ,ｒｅｓｅｔ)