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數(shù)字接收機中基于TMS320C6416的數(shù)字下變頻技術(shù)
中頻數(shù)字接收機常通過數(shù)字下變頻技術(shù)降低采樣數(shù)據(jù)率，減輕后續(xù)信號處理的壓力。數(shù)字下變頻器有多種芯片可供選擇，如Harris公司Gray-Chip公司的產(chǎn)品。然而這些器件無法滿足雷達對抗偵察數(shù)字接收機高多DSP的數(shù)字下變頻器。本文以某雷達對抗偵察數(shù)字接收機為例，介紹一種基于TI公司的DSP TMS320C6416的數(shù)字下變頻器。
1 數(shù)字下變頻的基本原理
數(shù)字下變頻的基本原理見圖1。
經(jīng)A/D變換后的中頻信號通過兩個乘法器構(gòu)成混頻器，產(chǎn)生I、Q兩種信號再通過低通濾波、抽取輸出降低了采樣頻率的基帶信號。以某種數(shù)字接收機為例，其中頻頻率fc=200MHz，中頻帶寬B=20MHz，中頻采樣頻率fs=500MHz，下變頻時可以直接將中頻頻率變到0，也就是令圖1中的f0=fc，此時位于中頻帶寬內(nèi)對稱于中頻頻率的信號頻譜分量將發(fā)生混疊。為避免這種現(xiàn)象可將中頻下變頻到一個較低的頻率而不是0，設(shè)f0=190MHz，則下變頻后的信號位于0～20MHz，通過低通濾波10倍抽取，相當(dāng)于對變頻后的信號以50MHz的采樣頻率采樣。
利用DSP實現(xiàn)數(shù)字下變頻的第一步是選擇能滿足上述數(shù)據(jù)處理要求的DSP。對于混頻運算，由于采樣頻率為？500MHz，為實現(xiàn)時處理則要求DSP至少具有500MIPS的處理能力，同時考慮到后續(xù)濾波抽取運算的需要，選用TI公司的高性能DSP芯片TMS320C6416。
2 TMS320C6416芯片的性能特點
TMS320C6416是TI公司最新推出的高性能定點DSP，其時鐘頻率可達600MHz，最高處理能力為4800MIPS，軟件與C62X完成兼容，采用先進的甚長指令結(jié)構(gòu)（VLIW)的DSP內(nèi)核有6個ALU（32/40bit），每個時鐘周期可以執(zhí)行8條指令，所有指令都可以條件執(zhí)行。該DSP具有Viterbi譯碼協(xié)處理器（VCP）和Turbo譯碼協(xié)處理器（TCP)；采用兩級緩存結(jié)構(gòu)，一級緩存（L1)由128Kbit的程序緩存和128Kbit的數(shù)據(jù)緩存組成，二級緩存（L2)為8Mbit；有2個擴展存儲器接口（EMIF)，一個為64bit（EMIFA)，一個為16bit（EMIFA)，可以與異步（SRAM、EPROM)/同步存儲器（SDRAM、SBSRAM、ZBTSRAM、FIFO）無縫連接，最大可尋址范圍為1280MB；具有擴展的直接存儲器訪問控制器（EDMA），可以提供64條獨立的DMA通道；主機接口（HPI)總線寬度可由用戶配置（32/16bit），具有32bit/33MHz，3.3V的PCI主/從接口，該接口符合PCI標(biāo)準(zhǔn)2.2版，有3個多通道串口（McBSPs），每個McBSPs最多可支持256個通道，能直接與T1/E1、MVIP、SCSA接口，并且與Motorola的SPI接口兼容，片內(nèi)還有一個16針的通用輸入輸出接口（GPIO）。
TMS320C6416與TI公司C6系列其它DSP相比有以下明顯的不同：首先是處理能力顯著提高。C6416的最大處理能力為4800MPIS，是1997年推出的C6201處理能力的3倍，執(zhí)行1024點復(fù)數(shù)FFT的時間為10.003μs，比C6201快了6倍多；其次是片內(nèi)集成外設(shè)顯著增加，其中VCP和TCP可以顯著提高片上的譯碼能力，PCI接口可以方便地與具有PCI總線的主機直接互連，無需額外的PCI接口芯片；別外原有集成外設(shè)性能提高，其EDMA可以提供64條獨立的DMA通道，而C6201僅有4個DMA通道，其EMIF數(shù)據(jù)線寬度可選，片內(nèi)存儲區(qū)和McBSPs的數(shù)量都有所增加，這使得C6416編程更靈活，使用更方便。
3 數(shù)字下變頻在TMS320C6416DSP上的實現(xiàn)
基于TMS320C6416的數(shù)字下變頻器硬件結(jié)構(gòu)比較簡單，是一個基于共享存儲區(qū)的多DSP處理器。
3.1 數(shù)字下變頻器的硬件結(jié)構(gòu)
本文討論的數(shù)字下變頻器是基于多DSP的雷達對抗偵察數(shù)字接收機的組成部分。數(shù)字下變頻是在DSP上由軟件完成的，沒有單獨的數(shù)字下變頻電路，該數(shù)字接收機的硬件結(jié)構(gòu)見圖2。
該數(shù)字接收機采用主從機方式。多DSP并行處理機作為系統(tǒng)的從處理機主要負責(zé)對數(shù)據(jù)的實時處理，主處理機主要完成整機的控制、顯示及其它人機交互功能。ADC的采樣頻率為500MHz，中頻帶寬為20MHz。主處理機選用的高性能的通用微處理器，整機的數(shù)據(jù)總線可以選擇通用的PCI總線。其特點是傳輸速度快，最高可達132Mbytes/s，開發(fā)比較便捷。也可選用CPCI或VME總線，其中CPCI兼有PCI總線的優(yōu)點同時結(jié)構(gòu)堅固，符合軍用標(biāo)準(zhǔn)，也可以采用VME總線結(jié)構(gòu)。以上總線結(jié)構(gòu)可以根據(jù)用戶的需要確定。
該數(shù)字接收機的數(shù)據(jù)處理是由多DSP從處理機完成的，該從處理機的DSP個數(shù)可以根據(jù)不同用戶對算法的要求來確定，對于I、Q兩通道的數(shù)字下變頻運算需要4片C6416芯片。圖3以4片DSP為例給出了該多DSP處理機的硬件框圖。該并行處理機工作在共享存儲區(qū)方式下，SDRAM和SBSRAM是全局共享存儲區(qū)，AD和DSP之間通過FIFO按照DMA方式進行數(shù)據(jù)交換，主機不直接與DSP的HPI口連接，而是通過一個總線接口電路，采用不同的接口芯片實現(xiàn)與不同總線結(jié)構(gòu)的主機接口。
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