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新一代CPLD及其應(yīng)用
摘要：介紹了新一代可編程邏輯器件Stratix系列，并在此基礎(chǔ)上詳細(xì)敘述了基于Stratix系列設(shè)計(jì)高階FIR濾波器的方法和步驟，通過(guò)舉例總結(jié)了CPLD在數(shù)字信號(hào)處理方面的優(yōu)越性和良好的發(fā)展前景。近年來(lái)，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開(kāi)發(fā)周期短、費(fèi)用低、用戶可定義功能及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn)，應(yīng)用領(lǐng)域不斷擴(kuò)大，越來(lái)越多的電子系統(tǒng)開(kāi)始采用可編程邏輯器件來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理，從而使通用DSP芯片難于完成的一些時(shí)序組合邏輯和某些簡(jiǎn)單的大運(yùn)算量的數(shù)學(xué)計(jì)算得以實(shí)現(xiàn)。繼QuickLogic和XILINX分別開(kāi)發(fā)了內(nèi)含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可編程邏輯器件Stratix系列，其性能完全滿足高速數(shù)字信號(hào)算是系統(tǒng)的設(shè)計(jì)要求。
1 Stratix系列器件的主要特性
同其它含有嵌入式FIR core的CPLD相比較，Stratix系列CPLD采用了1.5V內(nèi)核，0.13μm全銅工藝，由QuartusII 2.0以上版本軟件支持，可以重復(fù)編程，通過(guò)JTAG接口或者EPROM加載程序，內(nèi)部有DSP模塊、PLL、大帶寬高速I/O接口和大容量存儲(chǔ)模塊。主要內(nèi)部資源參見(jiàn)表1。
表1 Stratix器件內(nèi)部資源表
模塊6082138171183292364520MegaRAM
模塊122446912RAM總量（bit）920,4481,2669,2481,944,5763,317,1843,4423,7445,215,1047,9427,52010,118,016DSP模塊610101214182228嵌入式乘器（99）48808096112144176224鎖相環(huán)6661012121212用戶最多可用引腳422582702469/6727268181,0181,2341,310
該系列CPLD主要特點(diǎn)包括：
·高性能體系：Stratix系列器件的新結(jié)構(gòu)采用了DitrectDriveTM技術(shù)和快速連續(xù)MultiTrackTM互聯(lián)技術(shù)。MultiTrackTM互聯(lián)技術(shù)可以根據(jù)走線不同長(zhǎng)度進(jìn)行優(yōu)化，改善內(nèi)部模塊之間的互聯(lián)性能。Altera公司特有的DirectDriveTM技術(shù)保證片內(nèi)所有的函數(shù)可以直接連接使用同一布線資源。這兩種技術(shù)與QuartusII 2.0以上版本軟件提供的LogicLock(tm)功能相結(jié)合，便于進(jìn)行模塊化設(shè)計(jì)，簡(jiǎn)化了系統(tǒng)集成。Stratix系統(tǒng)器件片內(nèi)的全局和本地時(shí)鐘資源提供了多達(dá)40個(gè)獨(dú)立的系統(tǒng)時(shí)鐘，有利于實(shí)現(xiàn)最豐富的系統(tǒng)性能；全新的布線結(jié)構(gòu)，分為三種長(zhǎng)度的行列布線，在保證延時(shí)可預(yù)測(cè)的同時(shí)，增加了布線的靈活性。
·大容量存儲(chǔ)資源：Stratix器件中的TriMatrix存儲(chǔ)結(jié)構(gòu)具有高達(dá)10Mbit的RAM和高達(dá)12Tbps的峰值存儲(chǔ)帶；有三種不的嵌入存儲(chǔ)模塊類型，它們都具有混合寬度和混合時(shí)鐘模式嵌入移位寄存器功能，可用于多種不同的場(chǎng)合：
512bit M512模塊（512×1bit到32×18bit）：512位模塊加上校驗(yàn)，可用于接口速率適配的FIFO。
4Kbit M4K模塊（4096×1bit到128×36bit）：4K位模塊加上校驗(yàn)，可用于小型數(shù)據(jù)塊存儲(chǔ)和多通道I/O協(xié)議。
512Kbit MegaRAM模塊（64K×9bit到4K×144bit）：512K位RAM加上校驗(yàn)，可用于存儲(chǔ)大型數(shù)據(jù)塊或者Nios TM嵌入式處理器軟核代碼等。
其中，4Kbit M4K模塊和512Kbit MegaRAM模塊支持完全的雙端口模式。所有存儲(chǔ)資源分布在整個(gè)器件中，設(shè)計(jì)者可根據(jù)設(shè)計(jì)的存儲(chǔ)器類型和容量大小，通過(guò)Altera Quartus II軟件的MegaFunction函數(shù)，靈活選擇不同參數(shù)，配置成特定存儲(chǔ)容量的RAM、DPRAM、FIFO等特殊模塊。
圖2 高速數(shù)字信號(hào)預(yù)處理模塊結(jié)構(gòu)圖
·高帶寬DSP模塊：Stratix DSP模塊包括硬件乘法器、加法器、減法器、累加器和流水線寄存器。各個(gè)功能單元之間有專用的走線，具有針對(duì)Stratix器件內(nèi)部大量存儲(chǔ)器的專用存儲(chǔ)器結(jié)構(gòu)接口，因此通過(guò)優(yōu)化設(shè)計(jì)，DSP模塊可提供高達(dá)2.0GMACS的DSP性能，并且具有盡可能小的布線擁塞。其電路結(jié)構(gòu)如圖1所示。
Altera Quartus II軟件的MegaFunction提供了多種DSP模塊操作模式。每一DSP模塊可針對(duì)不同的應(yīng)用，通過(guò)選擇合適的DSP模塊操作模式，實(shí)現(xiàn)8個(gè)9×9位乘法器、4個(gè)18×18位乘法器或一個(gè)36×36位乘法器。當(dāng)配置為36×36位乘法器模式時(shí)，DSP模式還可實(shí)現(xiàn)浮點(diǎn)算法。專用的乘法器電路支持帶符號(hào)和不帶符號(hào)乘法操作，并可在不帶來(lái)任何精度損失的情況下，動(dòng)態(tài)地在兩種運(yùn)算之間切換。
Stratix器
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