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基于分布式算法和FPGA實(shí)現(xiàn)基帶信號成形的研究

時間:2023-03-18 20:18:30 理工畢業(yè)論文 我要投稿
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基于分布式算法和FPGA實(shí)現(xiàn)基帶信號成形的研究

摘要:提出了一種采用現(xiàn)場可編程門陣列(FPGA)實(shí)現(xiàn)基帶信號成形的FIR數(shù)字濾波器硬件電路的方案。該方案基于分布式算法的思想,利用FPGA豐富的查找表資源,從時域上對基帶信號直接進(jìn)行成形。因?yàn)樗捎玫某尚畏椒ㄟ\(yùn)算量小、精度高,所以適用于實(shí)時系統(tǒng)。所設(shè)計的電路通過硬件仿真,證明能夠滿足系統(tǒng)的要求,具有一定的理論和實(shí)際意義。

根據(jù)Nyquist第一準(zhǔn)則,基帶信號成形能夠消除碼間串?dāng)_的影響。隨著超高速數(shù)字集成電路的發(fā)展,成形濾波器已經(jīng)由過去的基帶頻域模擬成形濾波器變成現(xiàn)在的基帶時域數(shù)字成形濾波器。與基帶模擬成形濾波器相比,基帶數(shù)字成形濾波器具有高精度、高可靠性和高靈活性等優(yōu)點(diǎn);同時還具有便于大規(guī)模集成、易于實(shí)現(xiàn)線性相位等特點(diǎn)。實(shí)現(xiàn)其帶數(shù)字成形的方法很多,與傳統(tǒng)算法相比,分布式算法可以極大地減少硬件電路的規(guī)模,提高電路的執(zhí)行速度。本文采用基于分布式算法思想的時域成形方法來實(shí)現(xiàn)基帶信號成形。

1 分布式算法的基本原理

一個線性時不變網(wǎng)絡(luò)的輸出可以用下式表示:

其中,y(n)為第n時刻網(wǎng)絡(luò)的輸出;xk(n)為第n時刻的第k個輸入變量;Ak為第k個輸入變量的權(quán)值。在線性時不變系統(tǒng)中,對于所有n時刻,Ak都是常量。如果該網(wǎng)絡(luò)表示為濾波器,常量Ak即為濾波器抽頭系數(shù),變量xk為單一數(shù)據(jù)源的抽樣數(shù)據(jù)。仔細(xì)觀察(1)式可以看出,輸出單個y(n)需要將k個乘積累加,這種累加可以通過查找表來實(shí)現(xiàn),大大提高了運(yùn)算的效率。為了使乘法之后的數(shù)據(jù)寬度不至于展寬,先把數(shù)據(jù)源數(shù)據(jù)格式規(guī)定為浮點(diǎn)數(shù)2的補(bǔ)碼形式。需要注意的是,常量Ak不一定要進(jìn)行格式轉(zhuǎn)換來匹配輸入數(shù)據(jù)的格式,它可以根據(jù)要求的精度進(jìn)行定義。變量xk可用下式表示:

式中,xkb為二進(jìn)制數(shù),即取值為0或1;xk0為符號位,“1”表示數(shù)據(jù)為負(fù),“0”表示數(shù)據(jù)為正。式中,時間參數(shù)“n”已經(jīng)被省略掉,因?yàn)樵谝韵碌耐茖?dǎo)中與時間參數(shù)無關(guān)。將(2)式代入(1)式中,得:

將(3)式展開,得:

從(4)式可以看出,每個方括號中進(jìn)行的是輸入變量的某一個數(shù)據(jù)位和所有常量A1~Ak的每一位進(jìn)行位相“與”然后求和,而指數(shù)部分則說明了求和結(jié)果的位加權(quán),這種加權(quán)可以通過移位來實(shí)現(xiàn)。而方括號中的計算可以通過建立查找表來實(shí)現(xiàn),具體的操作通過所有輸入變量的同一位進(jìn)行尋址來完成。通過(4)式,(1)式就可以用加法、減少和二進(jìn)制除法來計算了,這樣就避免了頻繁地使用乘示器,從而節(jié)約了系統(tǒng)的資源,并且大大縮短了運(yùn)算時間。

圖1

2 時域成形的原理

(4)式中的查找表方法中以縮短運(yùn)算的時間,但是二進(jìn)制除法還是會消耗掉大量的系統(tǒng)時鐘。因?yàn)橐O(shè)計的是基帶信號成形濾波器,所以可以通過直接在時域上成形的方法來完成。

如果輸入為二進(jìn)制雙極性數(shù)據(jù),采用升余弦滾降濾波器進(jìn)行脈沖成形,其系統(tǒng)函數(shù)為:

若取截短長度為輸入信號元寬度的4倍,則當(dāng)輸入信號為“1111”時,系統(tǒng)的輸出波形如圖1所示。

圖中,h'(t)為h(t)的截短。由圖1可知,只需要求出Δ時間段的波形疊加值,依次輸出,就可以得到輸入信號的成形波形。若在段內(nèi)抽樣8點(diǎn),則每個樣點(diǎn)有2 4個可能值,共有2 4 x 8=128個數(shù)據(jù)。將這128個數(shù)據(jù)存入查找表中,用連續(xù)四個輸入信號進(jìn)行尋址,就可以不必計算二進(jìn)制除法,從而提高系統(tǒng)的運(yùn)算速度。其硬件原理圖如圖2所示。

圖中,SSR是一個四位移位寄存器,數(shù)據(jù)串行輸入,并行輸出,初始狀態(tài)預(yù)置為“0000”,每一時鐘信號讀入一位數(shù)據(jù),同時串行移位;計數(shù)器為8位,每次時鐘從000計數(shù)至111;ROM的寬度為7位,存儲2 7個數(shù)據(jù),對應(yīng)各個樣點(diǎn)的數(shù)值,每次時鐘到來時,輸出8個10比特寬的數(shù)據(jù)。

3 用FPGA實(shí)現(xiàn)

由圖2可知,系統(tǒng)主要由移位寄存器、計數(shù)器和查找表組成,其中查找表(ROM)對系統(tǒng)運(yùn)算速度的影響最大。如果直接用寬度為7的查找表進(jìn)行尋址的話,最長的尋址路徑需要2 7個系統(tǒng)時鐘,這樣損失太大。所以考慮用尋址寬度小的查找表。假定系統(tǒng)輸入數(shù)據(jù)的碼速度為4

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