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基于VXI總線的四通道智能化任意波發(fā)生器的研制
摘要：介紹了一種基于VXI總線的四通道智能化任意波發(fā)生器及波形調(diào)制模塊。本模塊采用DSP FPGA實現(xiàn)智能控制，應(yīng)用先進(jìn)的DDS（直接數(shù)字頻率合成器）技術(shù)產(chǎn)生任意波，輸出波形可加載波進(jìn)行調(diào)制；本模塊具有四個獨立的通道，相互之間進(jìn)行電氣隔離，可輸出幅度連續(xù)可調(diào)的電壓和電流信號。VXI總線是VMEbus extensions for Instrumentation的縮寫。VXI主機(jī)箱有13個插槽，其中，零槽控制器為系統(tǒng)的管理者。VXI模塊根據(jù)其本身的性質(zhì)、特點和所支持的通信規(guī)程可以分為寄存器基、消息基、存儲器和擴(kuò)展模塊四種類型。每個模塊的地址空間有A16、A16/A24和A16/A32三種類型。
本文介紹利用DDS（直接數(shù)字頻率合成器）技術(shù)實現(xiàn)具有任意波發(fā)生以及調(diào)幅功能的模塊。與傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有很多優(yōu)點：頻率切換時間短、工作頻率范圍寬、頻率分辨率高、相位變化連續(xù)和容易對輸出信號實現(xiàn)調(diào)制等。一些公司先后推出了各種各樣的DDS專用芯片，這些DDS專用芯片為電路設(shè)計提供了很大方便，但是并不能滿足所有要求。例如，在實現(xiàn)調(diào)頻及調(diào)幅等復(fù)雜功能時，利用現(xiàn)有的DDS專用芯片就會很不方便。利用可編程邏輯器件（CPLD）或現(xiàn)場可編程門陣列（FPGA）實現(xiàn)DDS具有很大的靈活性，能夠很好地滿足電路設(shè)計要求。
1 DDS基本原理
DDS在基本原理框圖如圖1所示。它主要由標(biāo)準(zhǔn)參考頻率源、相位累加器、波形存儲器、數(shù)/模轉(zhuǎn)換器、低通平滑濾波器等構(gòu)成。其中，參考頻率源一般是一個高穩(wěn)定度的晶體振蕩器，其輸出信號用于DDS中各部件同步工作。DDS的實質(zhì)是對相位進(jìn)行可控等間隔的采樣。
相位累加器的結(jié)構(gòu)如圖2所示。它是實現(xiàn)DDS的核心，由一個N位字長的加法器和一個由固定時鐘脈沖取樣的N位相位寄存器組成。將相位寄存器的輸出和外部輸入的頻率控制字K作為加法器的輸入，在時鐘脈沖到達(dá)時，相位寄存器對上一個時鐘周期內(nèi)相位加法器的值與頻率控制字K之和進(jìn)行采樣，作為相位累加器在此刻時鐘的輸出。相位累加器輸出的高M(jìn)位作為波形存儲器查詢表的地址，從波形存儲器中讀出相應(yīng)的幅度值送到數(shù)/模轉(zhuǎn)換器。
當(dāng)DDS正常工作時，在標(biāo)準(zhǔn)參考頻率源的控制下，相位累加器不斷進(jìn)行相位線性累加（每次累加值為頻率控制字K），當(dāng)相位累加器積滿時就會產(chǎn)生一次溢出，從而完成一個周期性的動作，這個周期就是DDS合成信號的頻率周期。輸出信號波形的頻率為：
顯而易見，當(dāng)K=1時輸出最小頻率，即頻率分辨率為fmin=fc/2N。式中，fout為輸出信號頻率；K為頻率控制字；N為相位累加器字長；fc為標(biāo)準(zhǔn)參考頻率源工作頻率。
2 波形發(fā)生器模塊的實現(xiàn)
2.1 硬件部分
波形發(fā)生器模塊結(jié)構(gòu)框圖如圖3所示。
硬件主要可分為總線接口、DSP及邏輯控制電路、四通道DDS波形發(fā)生及調(diào)制電路、信號調(diào)理和輸出接口等幾部分。其中，零槽控制器與DSP之間用雙口RAM作為通訊中介，雙口RAM采用IDT709289L，其容量為64K×16Bit。
根據(jù)零槽控制器和模塊交換信息的特點，本模塊采用寄存器基的A16/A24的操作模式，數(shù)據(jù)為16Bit。在A16的尋址方式下，每個模塊都具有一組配置寄存器，系統(tǒng)可以通過訪問這些寄存器來獲得器件的種類、型號、生產(chǎn)廠家、地址空間及存儲器需求等。在A24模式下，零槽控制器可為一個模塊配置的存儲空間，最大為256n×2 23-m，其中，n在A32模式下為1，在A24模式下為0，m為器件型號寄存器高四位所定義的數(shù)值。在本模塊中，m取值為6，存儲器地址空間為128Kbyte�？偩�接口采用ALTERA公司的EPM3256A實現(xiàn)。板內(nèi)接口邏輯和所有控制邏輯均采用Verilog硬件描述語言完成。
接口電路中的雙口RAM用作命令、參數(shù)和數(shù)據(jù)傳輸，分為命令參數(shù)區(qū)和數(shù)據(jù)區(qū)。雙口RAM被均分為16頁，每頁為4K×16Bit，前15頁作為自定義的波形傳輸區(qū)，第16頁為命令參數(shù)區(qū)。雙口RAM的采用使模塊的設(shè)計相對于VXI系統(tǒng)而言具有很大的獨立性，從而使波形發(fā)生電路能夠方便地移植到其它總線上。
板內(nèi)主控CPU芯片選用了TI公司的TMS320F206。它主要起智能控制作用，接收通過VXI總線發(fā)來的各種命令，然后分析命令，執(zhí)行命令，協(xié)調(diào)模塊各部分的工作。與非智能模塊相比，本模塊具有明顯的優(yōu)越性。除了自定義波形以外，零槽控制器只需向模塊發(fā)簡單的命令和參數(shù)，DSP就能完成所有的功能。這樣就大大減少了上位機(jī)和控制器的時間開銷，使它們有更多的時間處理其它事件，有利于保證整個VXI系統(tǒng)可靠、協(xié)調(diào)地工作。
DSP外擴(kuò)數(shù)據(jù)存儲器包括一片IDT709289L和四片IDT7025S，IDT9289L的每一頁映射到DSP數(shù)據(jù)區(qū)0x7000～0x7FFF，用于接口電路，頁面的切換用DSP的I/O譯碼控制。4個IDT7025S均映射到DSP數(shù)據(jù)區(qū)0x8000～0x9FFF，分別用作四路DDS的波形存儲器，4個IDT7025S的片選由DSP進(jìn)行控制。DSP相關(guān)的譯碼及控制電路用一片EP1K10來實現(xiàn)。
圖3
單個通道DDS波形發(fā)生及輸出部分功能框圖如圖4所示。
每通道的累加器及邏輯控制電路均采用一片EP1K30，用于實現(xiàn)累加器和步長控制字寄存
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