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CPLD器件在時(shí)間統(tǒng)一系統(tǒng)中的應(yīng)用
引 言
隨著電子技術(shù)的發(fā)展，對(duì)遙測(cè)信號(hào)的幀結(jié)構(gòu)的可編程度、集成度的要求越來(lái)越高，用于時(shí)間統(tǒng)一系統(tǒng)的B碼源的設(shè)計(jì)也趨于高度集成化。為了適應(yīng)現(xiàn)代靶場(chǎng)試驗(yàn)任務(wù)的要求，我們采用Altera的CPLD器件，將用于產(chǎn)生B碼的各種門電路集成在一個(gè)芯片，通過(guò)高度集成的系統(tǒng)可以用于產(chǎn)生標(biāo)準(zhǔn)的串行時(shí)間碼向測(cè)量設(shè)備發(fā)送，測(cè)量設(shè)備對(duì)接收到的B碼進(jìn)行解調(diào)能產(chǎn)生出系統(tǒng)所需的絕對(duì)時(shí)間和各種控制信號(hào)。此B碼產(chǎn)生系統(tǒng)可作為基地設(shè)備檢測(cè)調(diào)試用，也可作實(shí)踐教學(xué)設(shè)備。
圖1 IRIG-B（DC）時(shí)間碼格式
1 IRIG-B碼介紹
在靶場(chǎng)試驗(yàn)中隨著設(shè)備所需信息量的增加，對(duì)標(biāo)準(zhǔn)化時(shí)統(tǒng)設(shè)備要求也就越來(lái)越高，其中關(guān)鍵的問(wèn)題之一就是選用什么樣的時(shí)間碼。IRIG-B(美國(guó)靶場(chǎng)儀器組-B 型格式)DC時(shí)間碼以其實(shí)際優(yōu)越性能，成為時(shí)統(tǒng)設(shè)備首選的標(biāo)準(zhǔn)碼型。
IRIG（Inter-Range Instrumentation Group）是美國(guó)靶場(chǎng)司令部委員會(huì)的下屬機(jī)構(gòu)，稱為"靶場(chǎng)時(shí)間組"。IRIG時(shí)間標(biāo)準(zhǔn)有兩大類：一類是并行時(shí)間碼格式，這類碼由于是并行格式，傳輸距離較近，且是二進(jìn)制，因此遠(yuǎn)不如串行格式廣泛；另一類是串行時(shí)間碼，共有六種格式，即A、B、D、E、G、H。它們的主要差別是時(shí)間碼的幀速率不同。B碼的主要特點(diǎn)是時(shí)幀速率為1幀/s；攜帶信息量大，經(jīng)譯碼后可獲得1、10、100、1000 c/s的脈沖信號(hào)和BCD編碼的時(shí)間信息及控制功能信息；
高分辨率；調(diào)制后的B碼帶寬，適用于遠(yuǎn)距離傳輸；分直流、交流兩種；具有接口標(biāo)準(zhǔn)化，國(guó)際通用。IRIG-B（DC）時(shí)間碼格式如圖1所示。其幀速率為1幀/s，可將1幀(1s)分為10個(gè)字，每字為10位，每位的周期均為10 ms。每位都以高電平開(kāi)始，其持續(xù)時(shí)間分為3種類型：2 ms(如二進(jìn)制"0"碼和索引標(biāo)志) 、5 ms（如二進(jìn)制"1"碼）和8 ms（如參考碼元，即每秒開(kāi)始的第一字的第一位；位置標(biāo)志P0～P9，即每個(gè)字的第十位）。第一個(gè)字傳送的s是信息，第二個(gè)字是min信息，第三個(gè)字是h信息，第四、五個(gè)字是d（從1月1日開(kāi)始計(jì)算的年積日）。另外，在第八個(gè)字和第十個(gè)字中分別有3位表示上站和分站的特標(biāo)控制碼元(參考圖1)。
2 硬件電路設(shè)計(jì)
B碼信號(hào)是否正確,是否被正確地解調(diào)出來(lái),關(guān)鍵在于能否按照B碼的變化規(guī)律產(chǎn)生預(yù)置信號(hào)。本課題的難點(diǎn)在于按照其本身的變化規(guī)律安排好產(chǎn)生B碼的各種時(shí)序。
用9個(gè)十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)組成時(shí)鐘電路，用來(lái)產(chǎn)生時(shí)間信號(hào)--天、時(shí)、分、秒信號(hào)。四種信號(hào)經(jīng)過(guò)緩存后順序送入并串轉(zhuǎn)換電路，將并行碼串行輸出，由7個(gè)產(chǎn)生時(shí)序脈沖的4017級(jí)聯(lián)產(chǎn)生B碼所需的三種脈沖形式，經(jīng)過(guò)邏輯門的控制將串行輸出的時(shí)間碼轉(zhuǎn)化成B碼。將所有計(jì)數(shù)器、緩存器、并串轉(zhuǎn)換電路、時(shí)序脈沖產(chǎn)生器、各種邏輯門等集成到可編程器件(CPLD)中，
即用將一個(gè)完整的系統(tǒng)集成到一個(gè)芯片中。外圍電路只需一個(gè)時(shí)鐘電路和上電置數(shù)電路即可。由于采用了可編程器件,用軟件編程可以把一個(gè)硬件系統(tǒng)集成到一個(gè)芯片中，大大簡(jiǎn)化了硬件電路，并且可以對(duì)芯片內(nèi)部的電路進(jìn)行仿真和多次編程，調(diào)試起來(lái)很方便。
根據(jù)確定的方案，設(shè)計(jì)的硬件電路如圖 2所示�？删幊唐骷﨓PM7128SLC84-15內(nèi)部電路如圖3所示。
硬件電路由可編程芯片、主時(shí)鐘、置數(shù)電路三部分組成。芯片內(nèi)部電路由365進(jìn)制計(jì)數(shù)器、緩沖電路、并串轉(zhuǎn)換電路、時(shí)序脈沖發(fā)生器及邏輯門控制電路組成。
圖2中，置數(shù)電路將預(yù)置好的時(shí)間置入，
使得芯片內(nèi)部的365進(jìn)制計(jì)數(shù)器從此時(shí)刻開(kāi)始計(jì)數(shù)。主時(shí)鐘是頻率為10 MHz的晶振，作為芯片內(nèi)部時(shí)序脈沖發(fā)生器的時(shí)鐘信號(hào)。可編程芯片內(nèi)部電路設(shè)計(jì)是本課題設(shè)計(jì)的核心。圖 3中，時(shí)序脈沖發(fā)生器由七級(jí)4017級(jí)聯(lián)而成，由外輸入時(shí)鐘作為第一級(jí)的時(shí)鐘。第七級(jí)產(chǎn)生的秒信號(hào)作為365進(jìn)制計(jì)數(shù)器的時(shí)鐘，該計(jì)數(shù)器組由九個(gè)十進(jìn)制同步計(jì)數(shù)器74LS162組成，輸出7位二進(jìn)制形式的秒信號(hào)，7位分信號(hào)，6位時(shí)信號(hào)，10位天信號(hào)（分為低八位和高二位天信號(hào)兩組）。輸出的時(shí)間信號(hào)送至緩沖器，
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