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高速并行總線接口的信號(hào)完整性分析與設(shè)計(jì)
畢業(yè)論文
【 摘 要 】
實(shí)現(xiàn)諸如并行處理或者其他復(fù)雜的功能，且工作在更高工作頻率的高性能系統(tǒng)對(duì)承載這些電路的單板設(shè)計(jì)的提出了更苛刻的要求。當(dāng)前設(shè)計(jì)人員面臨的設(shè)計(jì)問(wèn)題主要是嚴(yán)密的時(shí)鐘分布和高速接口設(shè)計(jì)以滿足當(dāng)前對(duì)帶寬的迫切要求。隨著集成電路開(kāi)關(guān)速度的提高以及PCB(PrintedCircuitBoard)板密度的增加，信號(hào)完整性問(wèn)題已成為高速PCB設(shè)計(jì)必須關(guān)注的問(wèn)題之1。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號(hào)的布線等因素，都會(huì)引起信號(hào)完整性問(wèn)題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不工作。如何在高速PCB設(shè)計(jì)過(guò)程中充分考慮信號(hào)完整性因素，并采取有效的控制措施，已成為當(dāng)今PCB設(shè)計(jì)業(yè)界的1個(gè)熱門課題。關(guān)于信號(hào)完整性分析的應(yīng)用也是1個(gè)比較重要的課題。 總線作為各個(gè)模塊的公共數(shù)據(jù)通道，它的穩(wěn)定性通常關(guān)系到整個(gè)系統(tǒng)的性能。人們?cè)诳偩�設(shè)計(jì)方面已經(jīng)進(jìn)行了很多的研究。在總線設(shè)計(jì)過(guò)程中，通常使用信號(hào)完整性來(lái)進(jìn)行分析，這個(gè)概念貫穿在整個(gè)總線系統(tǒng)的設(shè)計(jì)過(guò)程中。 本文介紹了高速并行總線互連設(shè)計(jì)中出現(xiàn)的信號(hào)完整性問(wèn)題及新的設(shè)計(jì)方法學(xué)。 對(duì)相關(guān)的時(shí)序、反射、串?dāng)_和地彈等問(wèn)題進(jìn)行了深入討論，并利用Cadence公司EDA軟件SpecctraQuest對(duì)其作了相應(yīng)的仿真。根據(jù)以上研究的結(jié)果，指導(dǎo)本人完成了實(shí)際工程項(xiàng)目可視電話方案的設(shè)計(jì)制作，制出的PCB板性能穩(wěn)定可靠、系統(tǒng)工作正常，達(dá)到了1次制板成功的預(yù)期目的，縮短了研發(fā)周期，降低了成本。充分表明了信號(hào)完整性分析對(duì)于高速互連設(shè)計(jì)的重要性。
【文摘語(yǔ)種】 中文文摘
【論文頁(yè)數(shù)】 1-77
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