電子類公司招聘筆試題

時(shí)間：2020-11-14 12:21:56 筆試題目我要投稿

電子類公司招聘筆試題

　　一、模擬電路

電子類公司招聘筆試題

　　1基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子)

　　基爾霍夫電流定律是一個(gè)電荷守恒定律,即在一個(gè)電路中流入一個(gè)節(jié)點(diǎn)的電荷與流出同一個(gè)節(jié)點(diǎn)的電荷相等.

　　基爾霍夫電壓定律是一個(gè)能量守恒定律,即在一個(gè)回路中回路電壓之和為零.

　　2、平板電容公式(C=εS/4πkd)(未知)

　　3、最基本的如三極管曲線特性(未知)

　　4、描述反饋電路的概念，列舉他們的應(yīng)用(仕蘭微電子)

　　5、負(fù)反饋種類(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋);負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用)(未知)

　　6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁�，有哪些方�?(仕蘭微電子)

　　7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法(未知)

　　8、給出一個(gè)查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖(凹凸)

　　9、基本放大電路種類(電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器)，優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因(未知)

　　10、給出一差分電路，告訴其輸出電壓Y 和Y-,求共模分量和差模分量(未知)

　　11、畫差放的兩個(gè)輸入管(凹凸)

　　12、畫出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖并畫出一個(gè)晶體管級(jí)的運(yùn)放電路(仕蘭微電子)

　　13、用運(yùn)算放大器組成一個(gè)10倍的放大器(未知)

　　14、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性(就是個(gè)積分電路)，并求輸出端某點(diǎn) 的rise/fall時(shí)間(Infineon筆試試題)

　　15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器當(dāng)RC

　　18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的'優(yōu)缺點(diǎn)(威盛VIA 2003.11.06 上海筆試試題)

　　19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing(威盛VIA2003.11.06 上海筆試試題)

　　20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑(未知)

　　21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)點(diǎn))，全加器等等(未知)

　　22、卡諾圖寫出邏輯表達(dá)使(威盛VIA 2003.11.06 上海筆試試題)

　　23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和(威盛)

　　24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛筆試題circuit design-beijing-03.11.09)

　　25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

　　26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?(仕蘭微電子)

　　27、用mos管搭出一個(gè)二輸入與非門(揚(yáng)智電子筆試)

　　28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster res0824ponse for output rising edge.(less delay time)(威盛筆試題circuit design-beijing-03.11.09)

　　29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路(Infineon筆試)

　　30、畫出CMOS的圖，畫出tow-to-one mux gate(威盛VIA 2003.11.06 上海筆試試題)

　　31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或(飛利浦-大唐筆試)

　　32、畫出Y=A*B C的cmos電路圖(科廣試題)

　　33、用邏輯們和cmos電路實(shí)現(xiàn)ab cd(飛利浦-大唐筆試)

　　34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B C(D E)(仕蘭微電子)

　　35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz yz’(未知)

　　36、給一個(gè)表達(dá)式f=xxxx xxxx xxxxx xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化簡(jiǎn))

　　37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形(Infineon筆試)

　　38、為了實(shí)現(xiàn)邏輯(A XOR B)OR (C AND D)，請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案：NAND(未知)

　　39、用與非門等設(shè)計(jì)全加法器(華為)

　　40、給出兩個(gè)門電路讓你分析異同(華為)

　　41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為…(仕蘭微電子)

　　42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0 多，那么F輸出為1，否則F為0)，用與非門實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制(未知)

　　43、用波形表示D觸發(fā)器的功能(揚(yáng)智電子筆試)

　　44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器(揚(yáng)智電子筆試)

　　45、用邏輯們畫出D觸發(fā)器(威盛VIA 2003.11.06 上海筆試試題)

　　46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之(威盛)

　　47、畫出一種CMOS的D鎖存器的電路圖和版圖(未知)

　　48、D觸發(fā)器和D鎖存器的區(qū)別(新太硬件面試)

　　49、簡(jiǎn)述latch和filp-flop的異同(未知)

　　50、LATCH和DFF的概念和區(qū)別(未知)

　　51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的(南山之橋)

　　52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖(華為)

　　53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?(漢王筆試)

　　54、怎樣用D觸發(fā)器、與或非門組成二分頻電路?(東信筆試)

　　55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻?

　　56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. (未知)

　　57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)(華為)

　　58、實(shí)現(xiàn)N位Johnson Counter,N=5(南山之橋)

　　59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢?(仕蘭微電子)

　　60、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器(未知) 61、BLOCKING NONBLOCKING 賦值的區(qū)別(南山之橋)

　　62、寫異步D觸發(fā)器的verilog module(揚(yáng)智電子筆試)

　　module dff8(clk , res0824et, d, q);

　　input clk;

　　input res0824et;

　　input [7:0] d;

　　output [7:0] q;

　　reg [7:0] q;

　　always @ (posedge clk or posedge res0824et)

　　if(res0824et)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述? (漢王筆試)

　　module divide2( clk , clk_o, res0824et);

　　input clk , res0824et;

　　output clk_o;

　　wire in;

　　reg out ;

　　always @ ( posedge clk or posedge res0824et)

　　if ( res0824et)

　　out <= 0;

　　else

　　out <= in;

　　assign in = ~out;

　　assign clk_o = out;

　　endmodule

　　64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a) 你所知道的可編程邏輯器件有哪些? b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯(漢王筆試)

　　PAL，PLD，CPLD，F(xiàn)PGA

　　module dff8(clk , res0824et, d, q);

　　input clk;

　　input res0824et;

　　input d;

　　output q;

　　reg q;

　　always @ (posedge clk or posedge res0824et)

　　if(res0824et)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　65、請(qǐng)用HDL描述四位的全加法器、5分頻電路(仕蘭微電子)

　　66、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器(未知)

　　67、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch(未知)

　　68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)(不過(guò)這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解的)(威盛VIA 2003.11.06 上海筆試試題)

　　69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)(仕蘭微電子)

　　70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢(揚(yáng)智電子筆試)

　　71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)(1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求(未知)

　　72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：(1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求;(3)設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程(未知)

　　73、畫出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之(威盛)

　　74、用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊(南山之橋)

　　a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0例如a： 0001100110110100100110

　　b： 0000000000100100000000

　　請(qǐng)畫出state machine;請(qǐng)用RTL描述其state machine(未知)

　　75、用verilog/vddl檢測(cè)stream中的特定字符串(分狀態(tài)用狀態(tài)機(jī)寫)(飛利浦-大唐筆試)

　　76、用verilog/vhdl寫一個(gè)fifo控制器(包括空，滿，半滿信號(hào))(飛利浦-大唐筆試)

　　77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進(jìn)制整數(shù)輸入信號(hào)y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)電源電壓為3~5v假設(shè)公司接到該項(xiàng)目后，交由你來(lái)負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程(仕蘭微電子)

　　78、sram，falsh memory，及dram的區(qū)別?(新太硬件面試)

　　79、給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁(yè)圖9 -14b)，問(wèn)你有什么辦法提高refres0824h time，總共有5個(gè)問(wèn)題，記不起來(lái)了(降低溫度，增大電容存儲(chǔ)容量)(Infineon筆試)

　　80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛筆試題circuit design-beij 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR

　　IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus

　　VHDL: VHIC Hardware Description Language SDR: Single Data Rate

　　壓控振蕩器的英文縮寫(VCO)動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(DRAM)

　　名詞解釋，無(wú)聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡

　　二、IC設(shè)計(jì)基礎(chǔ)(流程、工藝、版圖、器件)

　　1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相關(guān)的內(nèi)容(如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念)(仕蘭微面試題目)

　　2、FPGA和ASIC的概念，他們的區(qū)別(未知)

　　答案：FPGA是可編程ASIC

　　ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)

　　3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在?(仕蘭微面試題目)

　　4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?(仕蘭微面試題目)

　　5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)(仕蘭微面試題目)

　　6、簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程(仕蘭微面試題目)

　　7、IC設(shè)計(jì)前端到后端的流程和eda工具(未知)

　　8、從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.(未知)

　　9、Asic的design flow(威盛VIA 2003.11.06 上海筆試試題)

　　10、寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具(威盛)

　　11、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具(揚(yáng)智電子筆試)

　　先介紹下IC開(kāi)發(fā)流程：

　　1.)代碼輸入(design input)

　　用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼

　　語(yǔ)言輸入工具：SUMMIT VISUALHDL

　　MENTOR RENIOR

　　圖形輸入: composer(cadence);

　　viewlogic (viewdraw)

　　2.)電路仿真(circuit simulation)

　　將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確

　　數(shù)字電路仿真工具：

　　Verolog： CADENCE Verolig-XL

　　SYNOPSYS VCS

　　MENTOR Modle-sim

　　VHDL : CADENCE NC-vhdl

　　SYNOPSYS VSS

　　MENTOR Modle-sim

　　模擬電路仿真工具：

　　***ANTI HSpice pspice，spectre micro microwave: eesoft : hp

　　3.)邏輯綜合(synthesis tools)

　　邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路;將初級(jí)仿真中所沒(méi)有考慮的門沿(gates delay)反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表

　　12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程?(仕蘭微面試題目)

　　13、是否接觸過(guò)自動(dòng)布局布線?請(qǐng)說(shuō)出一兩種工具軟件自動(dòng)布局布線需要哪些基本元素?(仕蘭微面試題目)

　　14、描述你對(duì)集成電路工藝的認(rèn)識(shí)(仕蘭微面試題目)

　　15、列舉幾種集成電路典型工藝工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題目)

　　16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀(仕蘭微面試題目)

　　17、半導(dǎo)體工藝中，摻雜有哪幾種方式?(仕蘭微面試題目)

　　18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果?(仕蘭微面試題目)

　　19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.(未知)

　　20、什么叫Latchup?(科廣試題)

　　21、什么叫窄溝效應(yīng)? (科廣試題)

　　22、什么是NMOS、PMOS、CMOS?什么是增強(qiáng)型、耗盡型?什么是PNP、NPN?他們有什么差別?

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