SIRF筆試題

1。 什么是數(shù)字電路中的競爭與冒險，并舉例說明怎樣消除他們？

2。 簡述latch和flip-flop的區(qū)別，rtl級描述中l(wèi)atch是如何產(chǎn)生的？

3。 簡述模擬電路中負反饋的種類及其優(yōu)點。

4。 簡述IC設計從前端到后端的流程和相應的EDA工具。

5。 多時鐘域設計中，如何處理跨時鐘域信號？

6。 如下圖所示電路，1）假設存在positive clock skew為1ns，該電路能
運行的最高頻率是多少？2）該電路能容忍最大的positive clock skew
是多少？3）該電路能容忍最大的negative clock skew是多少？

NOTE： a)positive clock skew, DFF2上的clock比DFF1上的來得晚
b)negative clock skew, DFF2上的clock比DFF1上的來得早

Tsetup=1ns, Thold=1ns, Tcq=1ns

┌──┐
┌────────────┤3ns │←───┬──────────────┐
↓ └──┘ ↓ │
┌──┐ ┌───┐ ┌──┐ ┌──┐ ┌──┐ ┌───┐│
│1ns ├─→│D Q│─┬→│1ns ├─→│2ns ├─→│1ns ├─→│D Q├┘
└──┘ │ │ │ └──┘ └──┘ └──┘ │ │
↑ │ │ │ ┌──┐ ┌──┐ ↑ │ │
│ ┌─→│>clk │ └→│4ns ├─→│3ns ├───┘ ┌─→│>clk │
│ │ └───┘ └┬─┘ └──┘ │ └───┘
│ │ DFF1 │ │ DFF2
└─┼───────────┘ │
├─────────────────────────┘
│
clk

7。 鎖存器比寄存器省面積，那為什么在IC設計中通常使用寄存器？

8。 time-based，event-based和cycle-based仿真器分別指什么？舉幾個例子

9。 當在電路中使用clock gate的時候需要注意什么?

10 下面哪種寫法會產(chǎn)生latch？為什么？

a) always@ (b or d
begin
case(d) //synopsys full_case
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end

b) always@ (b or d)
begin
a = b;
c = b;
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end

c) always@ (b or d)
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
default:
begin
a = b;
c = b;
end
endcase
 

【SIRF筆試題】相關文章：

下午SiRF筆經(jīng)$SiRF$07-16

迅雷2011.10.21筆試題08-10

中興2015筆試題08-02

筆經(jīng)：加強型試題07-22

海爾04年筆試題及答案07-31

銀行2014筆試題目及經(jīng)驗分享03-16

交通銀行2014筆試題題目分享08-10

網(wǎng)宿科技研發(fā)類2011筆試題07-18

阿里巴巴非技術類筆經(jīng)及試題08-13