硬件公司部分筆試題

稍微整理了一些筆試題，希望對(duì)大家有用
nvidia ASIC design
 
1.  設(shè)計(jì)A[9:0]*1101.10111的電路，要求用盡可能少的門
    2.  設(shè)計(jì)地址生成器，要求依次輸出以下序列：
        0,8,2,10,4,12,...,15,
        16,24,18,26,...,31,
        32,40,34,42,...,47,
        48,56,50,58,...,63,
        64,72,66,76,...,79
    3.  什么是CTS？為什么要CTS？
    4.
    5.  四道True or False
    6.
    7.  問圖中clock gating有什么問題？如何改良？
    8.  讀report_timing的表，回答：
        1)是setup time report還是hold time report?
        2)時(shí)鐘頻率多少？
    9.  溫度上升or下降時(shí)性能下降，問降低Vdd和降低頻率去改良首選那種？why？
    10. 詳細(xì)論述為什么clock gating可以降低功耗?
 
第一部分5道技術(shù)題                                                                                                    
前兩道verilog的題目,我題都看明白了,但是不太懂,憑借以前上VHDL幾節(jié)課的經(jīng)驗(yàn)隨便寫寫一個(gè)是給兩組code,讓你比較哪個(gè)好,第二個(gè)比第一個(gè)多判定一次                                                             
always @(count)好像                                                                                                  
另一個(gè)是優(yōu)化代碼節(jié)約硬件成本                                                                                     
第三題是 layout算電流,看看是不是超過一定數(shù)值,是不是會(huì)引起elctromigration,大概是電子躍遷?我也涂了一點(diǎn)
 
AMD
 
2 hardware 10道簡(jiǎn)答題
1個(gè)有緣RC回路的'電流方程 us=uc+ dUc/dt *RC ?
常見的計(jì)算機(jī)總線有什么
sram,dram,sdram,ddr都是什么
串行總線，并行總線哪個(gè)更時(shí)髦
設(shè)計(jì)電路，那個(gè)判斷圓盤旋轉(zhuǎn)方向的題
如何用D-type flip flop設(shè)計(jì)頻域電路
給了一個(gè)邏輯表，設(shè)計(jì)相應(yīng)的電路

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